基于ADV202的JPEG2000图像压缩与解压缩系统设计

1、基于adv202的jpeg2000图像压缩与解压缩系统设计新的静止图像压缩iso/itu-t标准jpeg2000提供了比以前的jpeg标准更好的编码效能。公司在前期推出小波变换图像压缩芯片adv611的基础上，领先推出了实现jpeg2000标准第一部分的专用芯片adv202。本文给出了一种基于adv202的jpeg2000图像压缩与解压缩系统的设计计划。jpeg2000图像压缩标准jpeg2000是jpeg2000工作组制定的静止图像压缩编码的国际标准，标准号为iso/iec 15444|itu-t t.800。jpeg2000标准和其他标准一样，由多个部分组成。其中，第一部分为编码的核心部分

2、，是藏匿并可免费用法的。它对于延续色调、二值的，灰度或彩色静止图像的编码定义了一组无损和有损的办法。其他部分则是辅助和扩展部分。adv202支持除roi以外的第一部分的全部特征。jpeg2000采纳了许多新的压缩编码技术。首先，变换办法采纳离散小波变换（dwt）。第二，通过用法带中心“死区”的匀称量化器实现量化。第三，对每一个比特层采纳基于上下文的自适应二进制算术编码。第四，采纳了经过优化的分割嵌入式块编码（ebcot），由此得到最佳的嵌入式码流，改进的抗误码能力。jpeg2000编结构1所示。图1 jpeg2000编解码器结构（a）(b)解码器jpeg2000专用芯片-adv202adv20

3、2是adi公司新推出的一款单片实现jpeg2000编解码的asic。图2给出了adv202结构图。adv202集成了一个基于获得专利的空间高效递归滤波小波技术（简称surftm小波技术）的小波核。这个处理器支持达到6层分解的9/7和5/3小波变换。adv202可编程的分块/图像尺寸，在三重量4：2：2交织模式下，宽度可达到2048个像素。在单重量的模式下，宽度可达到4096个像素。最大分块/图像高度为4096个像素。adv202还集成了一个嵌入式32位risc处理器。这个处理器用来配置，控制和管理adv202内部的专用硬件，并且分析/产生符合用户设置的jpeg2000码流。因为熵编码在jpeg

4、2000压缩/解压缩过程中是计算复杂度最高的操作，所以在adv202中提供了三个专用的硬件熵编码器。adv202的视频接口支持ccir656 ，smpte125m pal/ ntsc，smpte293m 525p，tu.r-bt1358625p或者任何最大输入速率在非可逆模式下为65 msps，在可逆模式下为40 msps的视频格式。adv202的内部dma引擎为内部存储器之间、内部存储器和各个功能模块之间提供高速传输数据能力。adv202有两种工作模式，一种是编码模式，另一种是解码模式。在编码模式下，视频数据通过vdata输入adv202，由小波核对输入的数据举行小波变换，并把全部频率子带的

5、小波系数存入adv202内部的存储器。每一个子带按照adv202编码参数的设置进一步分成编码子块，然后由熵编码器对编码子块执行内容建模和算术编码，运算的结果存入内部存储器。随后由内部dma传输到code fifo，通过hdata总线把压缩数据流输出adv202。在解码模式下，工作过程是编码模式的逆过程。图2 adv202结构图系统实现计划jpeg2000压缩子系统基本结构图3所示，它主要有四个部分。视频ad由adv7189举行。adv7189是多种制式的sdtv视频解码器。它集成了一个视频解码器，自动检测和转换标准模拟基带电视信号成符合ccir601/ccir656的4：2：2重量数字视频数据

6、。作为囫囵系统的中枢，对系统中各个芯片的信号起桥接作用，并且合成一些控制信号。在fpga里面还可以按照需要完成数据的初步处理以及信道编码。是系统的主控者，由它完成对adv202和adv7189的初始化。dsp通过数据总线对adv202举行初始化，而对adv7189的初始化是通过i2c总线举行。当系统开头工作后，由摄像头捕捉到的模拟视频信号传送给adv7189。adv7189经过采样，量化后输出符合要求的数字视频数据。视频数据流通过fpga的桥接送给adv202举行压缩编码。为了提高压缩率，可以在视频数据流流过fpga时，对数据举行丢场处理，以人为降低需要举行压缩编码的源数据速率。压缩好的数据再

7、由adv202传送给fpga里面的接口控制器，由控制器根据规定接口协议输出压缩数据流。图3 jpeg2000压缩系统结构图jpeg2000解压缩子系统基本结构图4所示，它也主要有四个部分。视频da由adv7301举行。adv7301是多种制式的sd，逐行/hdtv视频编码器。它包含了六个高速视频d/a转换器。在解压缩子系统中，fpga也是对系统中各个芯片的信号起桥接作用。dsp是系统的主控者，由它来完成对adv202和adv7301的初始化。当系统开头工作后，压缩数据流先由接口控制器接收存入到fpga里面的fifo，然后由接口控制器控制把接收到的压缩数据流转送给adv202举行解压缩操作。当在

8、压缩子系统中，对输入的源视频数据举行了丢场处理，则在解压缩子系统需要举行补场处理。adv202输出的数字视频数据通过fpga送给adv7301，由adv7301举行视频编码得到模拟视频信号。模拟视频信号由监视器回放得到源端的图像。图4 jpeg2000解压缩系统结构图系统的软件主要有两部分：一部分是fpga里面的执行程序，另一部分是dsp程序。图5给出了压缩子系统的fpga软件模块结构图。解压缩子系统和压缩子系统的fpga内部功能模块结构基本相同，只需要转变一下信号的流向。因为adv202和dsp的接口不是彻低全都，所以需要fpga完成一些接口信号的匹配工作。fpga里面的模块和时序用verilog hdl编程实现。图5 压缩系统的fpga软件模块结构图在本系统中，dsp主要负责对芯片的初始化。它不参加到编解码过程中。dsp在执行完初始化后，就处于等待处理中断状态。dsp响应中断后就能够准时处理异样大事。 dsp主程序的流程图6所示。图6 dsp主程序流程图结语本文提出了一种基于