通过EDA设计工具了解FPGA的设计流程

1、通过eda设计工具了解fpga的设计流程 对于初学者而言,的设计流程是否显的又臭又长呢?呵呵,假如真的有这样的感觉,没有关系,下面我就通过对软件的用法来了解fpga的设计流程。1)用法synplify pro对硬件描述语言编译并生成netlist综合前要注重对器件的挑选，办法是在projectimplementation option中对要下载的器件和网表的生成状况举行挑选。综合后的网表有两种： rtl级网表和门级网表（gate netlist），通过对网表的分析可以对设计的实现方式有初步的了解，并分析其中的错误和不合理的地方，另外还可以对关键路径的delay和slack举行分析。用法synp

2、lify pro要先新建工程，注重修改工作名目，然后添加所要编译的文件，要注重top文件要最后一个添加，这样才可以保证生成的文件是以top文件来命名的2)用法modelsim举行功能导入源程序和testbench举行仿真，并保存波形文件（.wlf）3)用法quartus按照netlist举行布线，并举行时序分析在用法quartus前要做一些须要的设置，在assignmentseda tools setting中的simulation中挑选modelsim，并挑选选项run this tools automatically after compilation。假如没有提前做这些设置，可以quar

3、tus做完编译布线后，做同样的设置，然后运行 netlist writer和eda simulation tool在用法synplify pro得到惬意的netlist后，可以在synplify pro中通过option quartus挺直调用quartus，quartus对synplify pro生成的.vqm文件举行编译，布线。然后按照设计要求举行时序分析和引脚调节。4)用法modelsim举行布线后仿真因为quartus提前做了设置，因此在编译布线完成后，会在工作名目下生成modelsim仿真所需要的文件和库（modelsim_work），在modelsim中将产生的文件和库所在的文件夹

4、设置为当前名目，modelsim_work库会自动导入，新建工程会提醒所用法的modelsim.ini文件，应用法quartus生成的，然后导入文件（包括testbench），举行编译，仿真的时候在library中添加modelsim_work库，在sdf选项中可以添加quartus生成的延迟信息文件.sdo，注重作用域的挑选，假如testbench中调用被测试模块的语句是send3a tb，那么作用域应当写tb，在option挑选中可以挑选是否看代码笼罩率。另外，还可以将布线后的仿真结果与功能仿真的结果举行对照。下图就是小型soc中send3a模块前后仿真的对照图通过eda设计工具了解fpga的设计流程从图中可以看出，除了有一定的延迟外，输出波形不变。5)将quartus的波形转化成testbench的办法：画好波形后，通过fileexport可以将波形输出到quatus的工作名目，verilog语言扩展名为.vt，修改为.v后可以在modelsim中用法，需要解释的是假如波形中包括输出端口的话，输出的testbench包含三个模块，普通状况下，只需将输入波形画好后，输出到testbench就事实上,我们可以看出,囫囵过程实际就是: 代码编写-功能仿真-综合-布局,布线-门级仿真-下载-板子调试这样一看,本来hdl设计流程其实也很明白和容易.不是吗?延长阅读：从硬件角