HDB3码电路测试与FMDEM3电路设计

1、武汉理工大学专业课程设计报告 目录1 HDB3码电路测试31.1 多级伪随机码发生实验 HDB3131.1.1 电路组成31.1.2工作原理41.1.3测试项目61.1.4 测试结果71.2 HDB3编码实验 HDB3281.2.1电路组成81.2.2 工作原理91.2.3 测试项目121.2.4测试结果12实际波形131.3 HDB3译码实验 HDB33161.3.1电路组成161.3.2 工作原理161.3.3 测试项目181.3.4 测试结果181.3.5 理论波形181.3.6 实际波形181.4 数字锁相环提取同步信号实验 DPLL191.4.1 电路组成191.4.2工作原理211

2、.4.3测试项目251.4.5 测试结果261.5 锁相频率合成器实验 PLL271.5.1电路组成271.5.2 工作原理281.5.3 测试项目321.5.4测试结果322 用Protel绘制AMDEM1的PCB电路342.1电路工作原理342.2利用multisim画出的电路图372.3仿真结果37图6-8 自由振荡频率39图6-9 鉴相器的输出波形403用Protel绘制JZ的PCB电路413.1交织编码实验电原理413.2用Protel画PCB图411 HDB3码电路测试1.1 多级伪随机码发生实验 HDB31 电路工作原理 时钟信号乃是数字通信各级电路的重要组成部分，在数字通信电路

3、中，若没有时钟信号，则电路基本工作条件将得不到满足而无法工作。1.1.1 电路组成 多级伪随机码发生实验是供给HDB3、PSK等实验所需时钟和基带信号。图1-1是实验电原理图，由以下电路组成：1) 内时钟信号源；2) 多级分频电路；3) 3级伪随机码发生电路；4) 4级伪随机码发生电路；5) 5级伪随机码发生电路。 图1-1(a)图1-1(b)1.1.2工作原理1内时钟信号源 内时钟信号源由晶振J1、电阻R2和R3、电容C1、非门U1A，U1B组成，若电路加电后，在U1A的输出端输出一个比较理想的方波信号，输出振荡频率为4.096MHz，经过D触发器U2B进行二分频，输出为2.048MHz方波

4、信号。2三级基准信号分频 设电路的输入时钟信号为2.048MHz的方波，由可预置四位二进制计数器（带直接清零）组成的三级分频电路组成，可逐次分频至1K方波。U3、U4、U5的第二引脚为各级时钟输入端，输入时钟为2.048MHz、P128KHz、8KH。33级伪随机码发生器电路伪随机序列，也称作m序列，它的显著特点是：（a）随机特性；（b）预先可确定性；（c）可重复实现。 本电路采用带有两个反馈的三级反馈移位寄存器，示意图见图1-2。若设初始状态为111（Q2Q1Q0=111），则在CP时钟作用下移位一次后，由Q1与Q0模二加产生新的输入Q=Q0Q1=11=0，则新状态为Q2Q1Q0=011。当

5、移位二次时为Q2Q1Q0=001；当移位三次为Q2Q1Q0=100；移位四次后为Q2Q1Q0=010；移位五次后为Q2Q1Q0=101；移位六次后为Q2Q1Q0=110；移位七次后为Q2Q1Q0=111；即又回到初始状态Q2Q1Q0=111。该状态转移情况可直观地用“状态转移图”表示。见图1-3。图1-1（b）上图是实验系统中3级伪随机序列码发生器电原理图。从图中可知，这是由三级D触发器和异或门组成的三级反馈移存器。在测量点PN处的码型序列为1110010周期性序列。若初始状态为全“零”则状态转移后亦为全“零”，需增加U8A三输入与非门“破全零状态”。图1-2 具有两个反馈抽头的3级伪随机序列

6、码发生器 图1-3 状态转移图 44级伪随机码发生电路下图是实验系统中4级伪随机序列码发生器电原理图。从图中可知，这是由4级D触发器和异或门组成的4级反馈移位寄存器。本电路是利用带有两个反馈抽头的4级反馈移位寄存器，其示意图见图1-4，状态转移图见表34-1，在测量点PN处的码序列为1111000100110101。图1-4 具有两个反馈抽头的4级伪随机序列码发生器55级伪随机码发生电路 下图是实验系统中5级伪随机序列码发生器电原理图，从图中可知，这是由5级D触发器和异或门组成的5级反馈移位寄存器。本电路是利用带有两个反馈抽头（注意，反馈点是Q0与Q2）的5级反馈移位寄存器，其示意图见图1-5

7、，在测量点PN处的码序列为1111100011011101010000100101100。图1-5 具有两个反馈抽头的5级伪随机序列码发生器通过以上三个个例的介绍，我们可将伪随机码的特性归纳如下：伪随机码是数字通信中重要信码之一，常作为数字通信中的基带信号源，应用于扰码、误码测试、扩频通信、保密通信等领域。伪随机码又称m序列，简称nrz。伪随机码的特性包括四个方面：1由n级移位寄存器产生的伪随机序列，其周期为2n -1；2信码中“0”、“1”出现次数大致相等，“1”码只比“0”码多一个；3在周期内共有2n -1个游程，“1”的游程和“0”的游程个数相等；4具有类似白噪声的自相关函数，其自相关函

8、数为：ïîïíì-££-=221)12NNNNNN(101nn / () 其中n是伪随机序列的寄存器级数。1.1.3测试项目（1）实验用具：双踪示波器一台，衰减探头2个，二号线2根；（2）TP1、TP2、TP3分别输出2048K、32K、2K时钟信号；（3）TP4输入2K时钟，测试其三级伪随机、四级伪随机、五级伪随机的输出波形并记录。1.1.4 测试结果理论波形图1-6实际波形当CLK-IN端输入2K时钟时，使用示波器探头测试三级为随机端，三级伪随机的输出波形如图1-6所示。 图1-6 三级伪随机码输出波形 图1-7 四级伪

9、随机码输出波形由图1-6可知，输出信号为（1110010），与此端正常输出结果相符，证明三级伪随机码端工作正常。四级伪随机的输出波形如图1-7所示。如图所示，输出信号为（111100010011010），与此端正常输出结果相符，证明四级伪随机码端工作正常。五级伪随机的输出波形如图1-8所示。如图所示，输出信号为（1111100011011101010000100100101100），与此端正常输出结果相符，证明五级伪随机码端工作正常。 图1-8 五级伪随机码输出波形综上所述，此HDB31实验板工作正常。1.2 HDB3编码实验 HDB32电路工作原理在数字通信系统中，有时不经过数字基带信号与信

10、道信号之间的变换，只由终端设备进行信息与数字基带信号之间的变换，然后直接传输数字基带信号。数字基带信号的形式有许多种，在基带传输中经常采用AMI码(符号交替反转码)和HDB3码(三阶高密度双极性码)。1.2.1电路组成编码电原理图如图2-1所示。图2-1 HDB3编码电原理图图2-2给出了典型的HDB3编码电路：在同步时钟的作用下，输入的NRZ码流经过HDB3编码电路输出两路单极性码，这两路单极性码再送到“单/双极性变换”电路，产生出双极性归零的HDB3码。如图2-2所示。 图2-2 单/双极性变换电路1.2.2 工作原理 传输码型在数字复用设备中，内部电路多为一端接地，输出的信码一般是单极性

11、非归零信码。这种码在电缆上长距离传输时，为了防止引进干扰信号，电缆的两根线都不能接地(即对地是平衡的)，这里就要选用一种适合线路上传输的码型，通常有以下几点考虑：1) 在选用的码型的频谱中应该没有直流分量，低频分量也应尽量少。这是因为终端机输出电路或再生中继站都是经过变压器与电缆相连接的，而变压器是不能通过直流分量和低频分量的。2) 传输型的频谱中高频分量要尽量少。这是因为电缆中信号线之间的串话在高频部分更为严重，当码型频谱中高频分量较大时，限制了信码的传输距离或传输质量。3) 码型应便于再生定时电路从码流中恢复位定时。若信号连“0”较长，则等效于一段时间没有收脉冲，恢复位定时就困难，所以应该

12、使变换后的码型中连“0”较少。4) 设备简单，码型变换容易实现。5) 选用的码型应使误码率较低。双极性基带信号波形的误码率比单极性信号低。 根据这些原则，在传输线路上通常采用AMI码和HDB3码。AMI码 用“0”和“1”代表空号和传号。AMI码的编码规则是“0”码不变，“1”码则交替地转换为+1和-1。当码序列是100100011101时，AMI码为：+100-1000+1-1+10-1。通常脉冲宽度为码元宽度的一半，这种码型交替出现正、负极脉冲，所以没直流分量，低频分量也很少，它的频谱如图2-3所示，AMI码的能量集中于f0/2处(f0为码速率)。这种码的反变换也很容易，在再生信码时，只要

13、将信号整流，即可将“-1”翻转为“+1”，恢复成单极性码。这种码未能解决信码中经常出现的长连“0”的问题。图2-4所示为4级伪随机序列的AMI码及其波形。从AMI码的编码规则看出，它已从一个二进制符号序列变成了一个三进制符号序列，而且也是二进制符号变换成一个三进制符号。把一个二进制符号变换成一个三进制符号所构成的码称为1B/1T码型。图2-3 AMI码的频谱示意图 图2-4 AMI码及其波形 AMI码除有上述特点外，还有编译码电路简单及便于观察误码情况等优点，它是一种基本的线路码，并得到广泛采用。但是，AMI码有一个重要缺点，即当它用来获取定时信息时，由于它可能出现长的连0串，因而会造成提取定

14、时信号的困难。 HDB3码及变换规则为了保持AMI码的优点而克服其缺点，人们提出了许多种类的改进AMI码，HDB3码就是其中有代表性的码。HDB3码的全称是三阶高密度双极性码。它的编码原理是这样的：先把消息代码变换成AMI码，然后去检查AMI码的连0串情况，当没有4个以上连“0”串时，则按AMI规则编码，当出现4个连“0”码时，以码型取代节“000V”或“B00V”代替四连“0”码。选用取代节的原则是：用B脉冲来保证任意两个相连取代节的V脉冲间“1”的个数为奇数。当相邻V脉冲间“1”码数为奇数时，则用“000V”取代，为偶数个时就用“B00V”取代。在V脉冲后面的“1”码和B码都依V脉冲的极性

15、而正负交替改变。为了讨论方便，我们不管“0”码，而把相邻的信码“1”和取代节中的B码用B1B2.Bn表示，Bn后面为V，选取“000V”或“B00V”来满足Bn的n为奇数。当信码中的“1”码依次出现的序列为VB1B2B3. BnVB1时，HDB3码为+ - + -.- - +或为- + - +.+ + -。由此看出，V脉冲是可以辨认的，这是因为Bn和其后出现的V有相同的极性，破坏了相邻码交替变号原则，我们称V脉冲为破坏点，必要时加取代节B00V，保证n永远为奇数，使相邻两个V码的极性作交替变化。由此可见，在HDB3码中，相邻两个V码之间或是其余的“1”码之间都符合交替变号原则，而取代码在整修码

16、流中不符合交替变号原则。经过这样的变换，既消除了直流成分，又避免了长连“0”时位定时不易恢复的情况，同时也提供了取代信息。图2-5给出了HDB3码的频谱，此码符合前述的对频谱的要求。 图2-5 HDB3码的频谱示意图 编码框图编码电路接收终端机来的单极性非归零信码，并把这种变换成为HDB3码送往传输信道。编码部分的原理框图如图2-6所示，各部分功能如下所述：1) 单极性信码进入本电路，首先检测有无四连“0”码。没有四连“0”时，信码不改变地通过本电路；有四连“0”时，在第四个“0”码出现时，将一个“1”码放入信号中，取代第四个“0”码，补入“1”码称为V码。图2-6 编码部分的原理方框图2)

17、取代节选择及补B码电路（取代节判决）电路计算两个V码之间的“1”码个数，若为奇数，则用000V取代节；若为偶数，则将000V中的第一个“0”改为“1”，即此时用“B00V”取代节。3) 破坏点形成电路将补放的“1”码变成破坏点。方法是在取代节内第二位处再插入一个“1”码，使单/双极性变换电路多翻转一次，后续的V码就会与前面相邻的“1”码极性相同，破坏了交替反转的规律，形成了“破坏点”。4) 单/双极性变换电路 电路中的除2电路对加B码、插入码、V码的码序计数，它的输出控制加入了取代节的信号码流，使其按交替翻转规律分成两路，再由变压器将此两路合成双极性信号。本级还形成符合CCITT G703要求

18、的输出波形。1.2.3 测试项目 （1）实验用具：双踪示波器一台，衰减探头2个，二号线4根；（2）HDB31中CLKIN（TP4）输入2048K的时钟；（3）HDB32中J2（TP6）输入2048K的时钟；（4）分别测试TP11输入全零码、全1码、三级伪随机码、四级伪随机码五级伪随机码时，HDB3编码输出（TP12）的输出波形。1.2.4测试结果 理论波形1. 全零码输入（TP11）的HDB3编码输出TP12波形如图2-7所示：2. 全一码输入（TP11）的HDB3编码输出TP12波形如图2-8所示： 图2-7 图2-83. 三级伪码输入（TP11）的HDB3编码输出TP12波形如图2-9所示

19、。 4. 四级伪码输入（TP11）的HDB3编码输出TP12波形如图2-10所示。 。图2-9 图2-10 5. 五级伪码输入（TP11）的HDB3编码输出TP12波形如图2-11所示： 图2-11 实际波形 按要求把HDB31实验板上的2048K时钟输入到CLK-IN端与HDB32实验板上的J2端。1. 当TP11输入为全零码时，HDB3编码输出（TP12）的输出波形如图2-12所示。此波形表明全零码输入时此实验板工作正常。2. 当TP11输入为全1码时，HDB3编码输出（TP12）的输出波形图2-13所示。此波形表明全1码输入时此实验板工作正常。图2-12 全零码输入时的HDB3编码输出波

20、形 图2-13 全1码输入时的HDB3编码输出波形3. 当TP11输入为三级伪随机码时，HDB3编码输出（TP12）的输出波形如图2-14所示。此波形表明三级伪随机码输入时此实验板工作正常。 4. 当TP11输入为四级伪随机码时，HDB3编码输出（TP12）的输出波形如图2-15所示。此波形表明四级伪随机码输入时此实验板工作正常。 图2-14 三级伪随机码输入时的HDB3 图2-15 四级伪随机码输入时的HDB3编码输出波形 编码输出波形5. 当TP11输入为五级伪随机码时，HDB3编码输出（TP12）的输出波形如图2-16所示。此波形表明五级伪随机码输入时此实验板工作正常。图2-16 五级伪

21、随机码输入时的HDB3编码输出波形综上所述，此HDB32实验板工作正常。1.3 HDB3译码实验 HDB33电路工作原理 1.3.1电路组成HDB3译码电路电原理图如图3-1所示。 在图3-1的电原理图中，J1输入来自编码电路的双极性归零HDB3码，经过以上五个功能的处理，在J2输出还原后的全占空、单极性不归零的二进制信码。图3-1 HDB3译码电路电原理图1.3.2 工作原理1从HDB3编码原理可知信码的V脉冲总是与前一个非零脉冲同极性。因此，在接收到的脉冲序列中可以很容易辨认破坏点V，于是断定V符号及前面三个符号必是连“0”符号，从而恢复四个连“0”码，即可以得到原信息码。HDB3译码的电

22、原理框图如图3-2所示。图3-2 HDB3码译码原理框图框图的各部分功能如下： （1）双/单极性变换电路传输线来的HDB3码加入本电路，输入端与外线路匹配，经变压器将双极性脉冲分成两路单极性的脉冲。（2）判决电路 本电路选用合适的判决电平以去除信码经信道传输之后引入的干扰信号。信码经判决电路之后成为半占空（请思考为什么要形成半占空码？）的两路信号，相加后成为一路单极性归“0”信码，送到定时恢复电路和信码再生电路。 （3）破坏点检测电路本电路输入H+和H-两个脉冲序列。由HDB3编码规则已知在破坏点处会出现相同极性的脉冲，就是说这时B+和B-不是依次而是连续出现的，所以可以由此测出破坏点。本电路

23、在V脉冲出现的时刻有输出脉冲。 （4）去除取代节电路在V码出现的时刻将信码流中的V码及它前面的第三位码置为“0”，去掉取代节之后，再将信号整形即可恢复原来信码。破坏点检测与去除取代节电路一起完成信码再生功能。 （5）定时恢复电路由随机序列的功率谱可知，此功率谱中包含连续谱和离散谱。若信号为双极性并且两极性波形等概率出现时P=1-P，G1(f)=-G2(f)，则在Ps(w)的表达式中后两项为0，没有离散谱存在，这对于位定时恢复是不利的。所以将信码先整流成为单极性码，再送入位定时恢复电路，用滤波法由信码提取位定时，这里给出的电路是用线性放大器做成选频放大器来选取定时频率分量。经整流恢复出的位定时信

24、号用于信码再生电路，使两者同步。1.3.3 测试项目（1）实验用具：双踪示波器一台，衰减探头2个，双Q9线一根；（2）先输入三级伪码的编码，微调B2双踪观测,HDB33的译码输出TP12与HDB31中的三级伪码比较，将两波形调为同频同相即可，同样将HDB31中切换为四级五级同样HDB33译码输出与其波形相同。1.3.4 测试结果1.3.5 理论波形图3-31.3.6 实际波形 当输入码为三级伪码时，译码波形如图3-4所示。图3-4 输入码为三级伪码时的译码波形 图3-5 输入码为四级伪码时的译码波形当输入码为四级伪码时，译码波形如图3-5所示。当输入码为五级伪码时，译码波形如图3-6所示。图3

25、-6 输入码为五级伪码时的译码波形由以上三图可知，虽然各图中的两组波形相似，可是波形存在相位差，原因是板上的B2出问题，无法通过微调B2进行相位调整。综上，HDB33板上B2需要更换才能实现两组波形的同频同相。1.4 数字锁相环提取同步信号实验 DPLL 电路工作原理1.4.1 电路组成1. 输入实验电路如图4-1所示。图4-1 数字锁相提取同步时钟实验电原理图输入、输出脚位分配如图4-1所示，CPLD/FPGA选用U1，注意有两路全局时钟分别输入83P和2P，分别为异步4.096MHz，充当异地时钟。信码发送方的时钟0.8MHz引出端为28P，发送4级伪码引出端为51P，图形下载后可用示波器

26、测试并与仿真波形进行比较。2. 变换电路“DCFO”模块电原理如图4-2所示。 图4-2 变换电路“DCFO” 模块电原理图3. “超前”脉冲成形电路“LDELAYGBT”模块电原理如图4-3所示。 图4-3 “超前”脉冲成形电路“LDELAYGBT” 模块电原理图4. “滞后”脉冲成形电路“LDELAY1”模块电原理如图4-4所示。图4-4 “滞后”脉冲成形电路“LDELAY1”模块电原理图1.4.2工作原理 位同步的重要性数字通信中，除了有载波同步的问题外，还有位同步的问题。因为信息是一串相继的信号码元的序列，解调时常需知道每个码元的起止时刻。因此，接收端必须产生一个用作抽样判决的定时脉冲

27、序列，它和接收码元的终止时刻应对齐。我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步，而称这个定时脉冲序列为码元同步脉冲或位同步脉冲。 要使数字通信设备正常工作，离不开正确的位同步信号。如果位同步脉冲发生严重抖动或缺位，则使数字通信产生误码；严重时使通信造成中断。影响位同步恢复的主要原因：输入位同步电路的信号质量；信号的编码方式：码元中存在长连“0”或长连“1”。 在实际通信系统中为了节省传输频带和减小对邻近频道的干扰，一般采用限带传输。也就是将调制信号在基带中进行滚降处理或在中频将已调信号进行中频滤波器成形。这样的信号经过传输和解调器解调，如QPSK系

28、统则输出是I、O二路模拟信号，由于其形状的原因，因此称为眼图。位同步取样位置对眼图的开启位置影响很大。位同步的主要技术指标： 1）静态相差 在相干解调系统中，接收到的信号眼图是由调制器成型滤波器的衰降系统决定的。为了充分利用接收到的信号能量，通常把位同步的抽样脉冲相位调到眼图最大开启位置。在这个位置进行判决认为是最佳，称静态相差为零。相反位同步的抽样脉冲相位偏离了眼图的最大开启位置，就会造成误码或接收机门限特性下降。通常很多位同步提取电路都存在着一个固定静态相差。要通过电路补偿及移相方法来调正位同步的最佳取样点。 2）相位抖动数字通信中相位抖动是随着传输距离、中继次数及复接/分接数目的增加而积

29、累，它对数字通信的影响类似于噪声对模拟通信的影响。因此相位抖动也常被称为数字噪声。当考虑抖动对数字网的影响时，常用相位抖动最大峰峰值概念。它表示相位抖动时间函数的最大值与最小值之间的差值。在数字网设计时我们要求位同步提取能够有较好的承受最大输入抖动和最小输出抖动能力。 3）同步建立时间由于位同步恢复一般要采用带有时间常数的电路。例如采用锁相环提取同步信号方法。因锁相环中的频分器的时间常数取值不一样，同步的建立时间也不一样。对于常规的数字通信系统，同步建立时间都能满足一定的要求。但对于突发模式或跳数模式的数字通信，同步建立时间是一项十分重要的技术指标。 4）同步保持时间从接收信号消失起，到位同步

30、电路输出的位同步信号中断为止的这段时间称位同步保持时间。在数字通信中我们要求位同步提取电路要求建立时间短，保持时间长。这样可以尽量减少由于信道衰减造成位同步的中断。 数字通信位同步恢复的各种方法 一类方法是发端专门发送导频信号，而另一类是直接从数字信号中提取位同步信号的方法，后者是数字通信中经常采用的一种方法。 1) 滤波法已经知道，对于不归零的随机二进制序列，不能直接从其中滤出位同步信号。但是，若对该信号进行某种变换，例如，变成归零脉冲后，则该序列中就有f=1/T的位同步信号分量，经一个窄带滤波器，可滤出此信号分量，再将它通过一移相器调整相位后，就可以形成位同步脉冲。这种方法的方框图如图37

31、-1所示。它的特点是先形成含有位同步信息的信号，再用滤波器将其滤出。下面，介绍几种具体的实现方法。窄带法同步提取法是其中的一种。 图4-5 滤波法原理图 图4-5原理图中的波形变换，在实际应用中亦可以是一微分、整流电路，微分、整流后的基带信号波形如图4-6所示。这里，整流输出的波形与图4-5中波形变换电路的输出波形有些区别，但这个波形同样包含有同步信号分量。另一种常用的波形变换方法是对带限信号进行包络检波。在某些数字微波中继通信系统中，经常在中频上用对频带受限的二相移相信号进行包络检波的方法来提取位同步信号。频带受限的二相PSK信号波形如图4-7（a）所示。因频带受限，在相邻码元的相位变换点附

32、近会产生幅度的平滑“陷落”。经包络检波后，可得图4-7（b）所示的波形。图4-6 基带信号微分、整流波形 图4-7 频带受限二相PSK信号的位同步信号提取可以看出，它是一直流和图4-7（c）所示的波形相减而组成的，因此包络检波后的波形中包含有如图4-7（c）所示的波形，而这个波形中已含有位同步信号分量。因此，将它经滤波器后就可提取出位同步信号。2)锁相法 位同步锁相法的基本原理和载波同步的类似。在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直到获得准确的位同步信号为止。前面讨论的滤波法原理中，窄带滤波器可

33、以是简单的单调谐回路或晶体滤波器，也可以是锁相环路。 我们把采用锁相环来提取位同步信号的方法称为锁相法。下面介绍在数字通信中常采用的数字锁相法提取位同步信号的原理。 （1）数字锁相 数字锁相的原理方框图如图4-8所示。图4-8 数字锁相原理方框图它由高稳定度振荡器（晶振）、分频器、相位比较器和控制器所组成。其中，控制器包括图中的扣除门、附加门和“或门”。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。位同步脉冲的相位调整过程如图37-5所示。若接收码元速率为F（波特），则要求位同步脉冲的重复速率也为F（赫）。这里，晶振的振荡频率设计在nF（赫），

34、由晶振输出经整形得到重复频率为nF（赫）的窄脉冲图4-9（a），经扣除门、或门并n次分频后，就可得重复速率为F（赫）的位同步信号图4-9（b）。如果接收得重复速率为F（赫）的位同步信号图4-9（c）。如果接收端晶振输出经n次分频后，不能准确地和收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调整。调整的原理是当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器送出一超前脉冲，加到扣除门（常开）的禁止端，扣除一个a路脉冲图4-9（d），这样，分频器输出脉冲的相位就推后1/n周期（360°/n），如图4-9（e）所示；若分频器输出的位同步脉冲相位滞后

35、于接收码元的相位，如何对分频器进行调整呢？晶振的输出整形后除a路脉冲加于附加门。附加门在不调整时是封闭的，对分频器的工作不起作用。当位同步脉冲相位滞后时，相位比较器送出一滞后脉冲，加于附加门，使b路输出的一个脉冲通过“或门”，插入在原a路脉冲之间4-9（f），使分频器的输入端添加了一个脉冲。于是，分频器的输出相位就提前1/n周期4-9（g）。经这样的反复调整相位，即实现了位同步。 图4-9 位同步脉冲的相位调整全数字锁相法提取同步信号适用于信码率较低的数字通信电路，一般信码率<8Mb/s，本地时钟频率为65MHz左右。原理中的分频系数M，也称相位调整步长，M越大，同步误差越小。因此，数字

36、锁相法提取同步信号其工作频率不能做得很高。但这种方法适用于全数字化实现，具有稳定性好，容易集成，成本低等优点，并且由于采用全数字化实现，因此免调试，适用批量生产。1.4.3测试项目（1） 实验用具：双踪示波器一台，衰减探头2个；（2） 分别测试 Y、X、K、I、H、f、clk8k、NPI端口输出波形。1.4.5 测试结果理论波形图4-10 实际波形测试结果如图4-11所示。 图4-11（a） CLK8K与Y端输出波形 图4-11（b） Y 与 X端输出波形 图4-11（c） CLK8K与NPZ端输出波形 图4-11（d） I 与 K端输出波形图4-11（e） H 与NPZ端输出波形 图4-11

37、（f） CLK8K与 F端输出波形 分析以上各图，各输出波形都是正常的，表明DPLL实验板工作正常。1.5 锁相频率合成器实验 PLL 电路工作原理 1.5.1电路组成图5-1 锁相频率合成器实验电原理图1.5.2 工作原理 锁相频率合成器原理及电路锁相频率合成器(简称锁相频合或PLL频合)锁相频合方框图见图5-2。图5-2 常用的单环锁相频率合成器方框图图中，PD为电荷泵鉴相；LF为环路滤波器；VCO为压控振荡器(即调频振荡器)，其频率fv受控制电压uc控制而改变，一般有 fv=f0+K0 uc (5-1)f0为固定振荡频率，K0为压控灵敏度(单位Hz/V或rad/S V)；÷N为

38、程序分频器，频比由CPU程序设置可变；÷R为参考分频器，将稳定的晶体振荡器频率fR分频得到参考频率fr(一般为5KHz、6.25KHz、12.5KHz、25KHz等)。环路锁定时，PD两个信号相差为0或固定值，则频差为0，即 fr=ff=fv/N fv=N fr (5-2)由式5-2可见，CPU程序改变N就改变了环路输出频率，且所有频率都具有与晶振频率相同的准确度与稳定度。由式38-2还可见，频道间隔f最小可以等于fr，实际值由要求决定，无绳电话通信系统f=25KHz，若锁相频合fr=5KHz，则N变化间隔N=5。一般锁相频合集成电路包含了图5-2电路框图中除LF及VCO以外的全部电

39、路，用于无绳电话的电路包含二个这样的电路，分别用于接收机及发射机，称为双PLL频合，如MC145160、MC145161、MC145162等。本实验系统用一片双PLL频合MC145162，构成发射本振PLL频合。具体电路图5-9所示。图5-9中U5为MC145162及PLL频合IC，其参考分频器分频比R及发射环路的程序分频器分频比N由CPU通过MC145162的串口(串行时钟CLK，1脚；串行数据DATA，3脚；并行锁存ENB，4脚)送入。实际选取参考分频器分频比R=2048，则10.24MHz/2048=5KHz。发射环VCO是由Q2、T2及D1等构成的变容二极管调谐改进型电容三点式振荡器。

40、衰减后的音频调制信号um加在变容二极管D1的下端，环路控制电压uc 经R10加在D1的上端，总控制电压uc=uc -um = uc +(-um)，忽略括号中的负号并不影响工作原理及性能的分析，故得到图38-2中VCO输入端等效电路。VCO的输出信号分成二路，一路送入Q1等构成的功放，功率放大发射出去；另一路由MC145162的14脚送入发射环÷N程序分频器，分频后送发射环PD与参考信号鉴相后由15脚输出误差电流，流经R12、C16及C17构成的环路滤波器得到控制电压uc，由R13、C14附加低通滤波器进一步滤除鉴相纹波后经R7送VCO变容二极管D103的上端。而音频调制信号um加在D

41、103的下端。当环路设计成载波跟踪环时，uc为直流，控制VCO中心频率使环路锁定；um对VCO调频，实现了锁相调频。图5-3 发射锁相调频频合器方框图 环路参数设计公式图5-4是单端三态电流型电荷泵及外接的环路滤波器电路。图中，二只场效应管工作开关状态；IP为恒流源；R2、C1为环路滤波器；C2用于滤除鉴相纹波，应选取： 5n<a<r (5-3)式中，r为环路参考信号角频率；n为环路自然谐振频率；a为C2所引入的附加低通滤波器的截止频率，与元件值的关系为： a=1/R2C2 (5-4)则C2在滤除鉴相纹波的同时对环路特性影响较小，环路滤波器特性主要由R2、C1决定，环路仍可按照理想

42、二阶环设计，有关设计公式如下。(1) 环路自然谐振频率 n=IPK0/(2NC1)1/2 (5-5)(2) 环路阻尼系数 =R2C1n/2 (5-6)要保证环路稳定余量足够大及瞬态响应快应选取 =0.61.0 (5-7)图5-4 单端三态电流型电荷泵及环路滤波器(3) 当锁相频合器作为调频发射机的主振时，其电路框图如图5-3所示，基带调制信号um由VCO前一点注入环路，与环路控制电压uc 相加后去控制VCO的频率。当环路设计成载波跟踪环时，uc 为直流，um无畸变地到达VCO输入端，实现了理想调频。图5-3锁相调频频合器的相位模型如图5-5所示。则基带调制信号um至VCO调制频偏之间的传递函数

43、为：图5-5 锁相调频频合器的相位模型框图则 （5-8）式中，He(S)误差传递函数，为误差频率特性。由式(38-8)可见，一点注入式锁相调频的调制频率特性/为环路的误差频率特性乘以常数。容易导出，理想二阶环误差频率特性的截止频率为： （5-9）把常用代入式(9)得表38-3，可见近似有 （5-10）表5-1理想二阶环误差频率特性截止频率0.5000.7071.0000.791.001.55故得理想二阶环误差频率特性如图5-6所示。图中亦标出基带调制um的频谱Um(j)，它占据的频带为L-H。若环路设计成载波跟踪状态即，如图5-6中所示，则可见在Um(j)为非0值范围内，恒有，代入式(5-8)

44、得，求付里叶反变换得实现了理想调频。图5-6 理想二阶环误差频率特性及载波跟踪条件工程上，为保证一点注入式锁相调频环实现理想调频，应选取： （5-11）(4) 采用是电荷泵PD的锁相频合切换频道后环路捕捉时间TP的计算分二种情况，式中，为VCO信号在二个频道上的频差，为VCO反馈至PD信号的频差，N为环路分频比；为在PD处观察的环路快捕带。则： （5-12） ，则 （5-13）以上两式中，Tf为频率捕捉时间；T为相位捕捉时间，即快捕时间。(5) 二阶环本来是无条件稳定的，但因环路中采用了三态电荷泵鉴相器，故严格来讲环路是离散时间系统，由离散的误差电流脉冲得到模拟控制电压存在最大可接近的延时。而

45、时域延时对应频域相位滞后，从而减小环路相位余量，可能引起环路不稳定。为保证环路稳定，必须选择环路带宽足够小，满足稳定极限条件。 （5-14）1.5.3 测试项目 （1）检测数码管显示是否正常； （2）按键RET、UP、DOWN使用是否正常 （3）频段选择10，调节T2018使TP02电压为2.5V； （4）频段选择20，观测其电压值小于5V； （5）频段选为10时，将T1用示波器观测，使输出波形幅度最大； （6）改变频段，观测T1处的波形，频率和幅度参考实验书的附表。1.5.4测试结果 首先，先通过按键，检查按键是否正常和数码管显示是否正常，显示如图5-7所示。图5-7 PLL实物图 经测试，

46、数码管显示正常，UP、DOWN按键正常，可是RET复位按键没响应，系统不能复位。 通过按键选择频段10，如图5-8所示，调节T2018，TP02电压如图5-9所示。 图5-8 PLL实验板频段选择为10 图5-9 频段为10时TP02电压波形图 由上图知，当频段为10时，TP02电压为2.48V。 通过按键选择频段20，TP02电压如图5-10所示。 图5-10 频段为10时TP02电压波形图 由上图可知，当频段为20时，TP02电压值小于5V。 改变T1，示波器探头测试TP02的电压，发现幅值较低，在100mV左右，而T1坏掉了，不能通过调整T1来使输出波形电压最大，不能得出与附表相近的测试

47、结果。 综上，PLL实验板的RET按键与T1有问题，其他部分工作正常。2 用Protel绘制AMDEM1的PCB电路2.1电路工作原理 （一）集成锁相环调频与鉴频调频是用反映信息的低频信号（调制信号）去控制高频振荡的输出频率，并使之随调制信号的变化规律而变化。它的逆过程称为频率解调也称为频率检波或鉴频。 本实验模块是采用LM4046数字集成锁相环（PLL）来实现调频与鉴频。锁相环的内部电路主要由鉴相器和压控振荡器VCO两部分组成。详细内容可参考有关课程的相关内容。（二）LM4046简介1锁相环调频原理锁相环调频原理框图如图6-1所示。图6-1 锁相环调频原理框图将低频调制信号加到压控振荡器的控制端，使压控振荡器的输出频率在自由振荡频率（中心频率）fO上下