六进制加法计数器,串行序列发生器40进制

1、目录1.六进制同步加法计数器（无效态：010，100）11.1课程设计的目的21.2设计的总体框图21.3设计过程21.4逻辑电路图41.5实际电路图41.6实验仪器51.7实验结论52 串行序列信号发生器的设计（检测序列010100）62.1课程设计的目的62.2设计的总体框图62.3设计过程62.4 逻辑电路图82.5 实际电路图92.6实验仪器92.7实验结论93 74161构成40进制同步加法计数器并显示103.1课程设计的目的103.2设计的总体框图103.3设计过程103.4 74191的状态表103.5 芯片介绍103.6 逻辑电路图113.7实际电路图113.8实验仪器123.

2、9实验结论123.10参考文献121 三位二进制同步加法计数器（010,111）1.1课程设计的目的 1、了解同步加法计数器工作原理和逻辑功能。 2、掌握计数器电路的分析，设计方法及应用。 3、学会正确使用JK触发器。1.2设计的总体框图 CP3位二进制同步加法计数器Y1.3设计过程(1) 状态图：000001011100101110/0/0/0/0/0/1(2) 选择的触发器名称:选用三个CP下降沿触发的边沿JK触发器(3) 输出方程: Y= Q0n(4) 状态方程：Qn1Q0nQ2n0001111000010111001101110111 图1.1.1 3位二进制同步加法计数器的次态卡诺图

3、、 Q1nQ0nQ2n0001111000011110图1.1.2 Q2n+1的卡诺图 Q1nQ0nQ2n0001111000101010图1.1.3 Q1n+1的卡诺图 Q1nQ0nQ2n 00011110发01101100 图1.1.4 Q0n+1的卡诺图由卡诺图得出状态方程为： = Q2n + = Q0n =+Q0n(5) 驱动方程：= Q1n = Q0n = =1 = (6) 判断能否自启动010100101；111000001所以能进行自启动1.4逻辑电路图图1.1.5 逻辑电路图1.5实际电路图 图1.1.6 实际电路图1.6实验仪器(1) 数字原理实验系统一台(2) 集成电路芯片

4、：74LS112二片 74LS08一片1.7实验结论经过实验可知，满足时序图的变化，产生000001011100101110000的序列。2 串行序列信号发生器的设计（检测序列010100）2.1课程设计的目的 1、了解串行序列信号发生器的工作原理和逻辑功能 2、掌握串行序列信号发生器电路的分析，设计方法及应用。2.2设计的总体框图串行序列信号发生器CP Y输入脉冲 串行序列输出2.3设计过程（1）状态图： 001010011101110111/0/1/0/1/0/0 （2）状态方程：Qn1Q0nQ2n0001111000011100所以得到Qn1Q0nQ2n00011110001010101

5、11110000111 图1.2.1 3位二进制同步加法计数器的次态卡诺图 Q1nQ0nQ2n0001111000101101图1.2.2 Q2n+1的卡诺图 Q1nQ0nQ2n0001111001011101图1.2.3 Q1n+1的卡诺图 Q1nQ0nQ2n 0001111000111011 图1.2.4 Q0n+1的卡诺图由卡诺图得出状态方程为： Q2n+1=Qn2 Qn1 + (Qn0+Qn1)Qn2 Q1n+1= Qn1+ Qn0Qn1 Q0n+1 = Qn0 + Qn2Qn1 （3） 驱动方程：= Q0n = 1 = =Q0n = Q0n =（4）判断能否自启动000010011；

6、100110111所以能进行自启动2.4 逻辑电路图 图1.2.5 逻辑电路图2.5 实际电路图图1.2.6 实际电路图2.6实验仪器(3) 数字原理实验系统一台(4) 集成电路芯片：74LS112二片 74LS08一片 74LS00一片2.7实验结论经过实验可知，满足时序图的变化，产生101110的序列。3 十六进制同步加法计数器（用74LS191集成芯片做）3.1课程设计的目的 1、了解多位同步加法计数器工作原理和逻辑功能。 2、掌握计数器电路的分析，设计方法及应用。 3、学会正确使用集成芯片。3.2设计的总体框图 CP 74LS191Y3.3设计过程状态图：000000010010001

7、10100010101100111100010011010111111101101110010113.4 74191的状态表输 入输 出注/D CP 0 1 0 0 1 0 1 1 1 加 法 计 数 减 法 计 数保 持并行异步置数COBO=COBO=3.5 芯片介绍 /D为加减计数控制端；是使能端；是异步置数控制端；CP是计数脉冲；D是数据输入端COBO是进位错位信号输出端；RC是多个芯片级联时级间串行计数使能端 。其具有同步可逆计数功能；异步并行置数功能；保持功能。74191没有专用的清零输入端，但可以借助D异步并行置入数据0000间接实现清零功能。3.6 逻辑电路图 图1.3.4 逻辑电路图3.7实际电路图 图1.3.5 实际电路图 3.8实验仪器(5) 数字原理实验系统一台(6) 集成电路芯片： 74LS191一块3.9实验结论经过实验可知，满足时序图的变化，产生0000000100100011010001010110011110001001101010111100110111101111的序列。3.10参考