FPGA 101 手把手课堂：让 XDC 时序约束为您效力

1、fpga 101 手把手课堂：让 xdc 时序约束为您效力set_multicycle_path path_ multiplier -setup|-hold-start|-end-from -to -through 当您声明多周期路径时，事实上是将建立或保持(或二者皆有)分析要求与 path_mutiplier 相乘。例如在上面的第一个实例中，每两个时钟周期有一次输出，因此对于建立时序而言 path_multiplier 是 2。因为多周期路径既可应用到建立时光又可应用到保持时光，那么您可以挑选其应用位置。当您声明建立时光乘数时，最佳做法通常是用法下面的公式同时声明一个保持时光乘数。保持周期

2、= 建立乘数 1 保持乘数这对于我们所介绍的下列容易实例意味着，保持乘数由下面这个公式确定：保持乘数 = 建立乘数 1，当用法公共时钟时。为了演示多周期路径的重要性，我创建了一个容易实例，您可在这里下载。在 xdc 文件中有一个实例包含了建立和保持这两个已被同时声明的多周期路径。物理约束最常用的物理约束是 i/o 引脚布局和与 i/o 引脚有关的参数定义，例如标准驱动强度。不过，还有其它类型的物理约束，包括布局、布线、i/o 和配置约束等。布局约束能够定义单元的位置，而布线约束可用来定义信号的布线。i/o 约束可用来定义 i/o 位置及其参数。最后，配置约束可用来定义配置办法。同样，也有一些约

3、束不属于这几组约束。vivado 设计套件包含三种这样的约束，它们主要用于网表中。dont_touch 该约束可用来阻挡优化，这样当实现平安关键型或高牢靠性系统时该约束会十分实用。mark_debug 该约束可用来保存 rtl信号，以便随后用于调试。clock_dedicated_route 该约束可用来识别时钟布线。最常用的约束与 i/o 布局和 i/o 的配置有关。将 i/o 放在 fpga 上，需要用法布局约束找到物理引脚，用法 i/o 约束配置 i/o 标准和斜率等 i/o 属性。现代化的 fpga 支持多种单端和差分 i/o 标准。这些均可通过 i/o 约束来举行定义。不过，您必需确

4、保遵守 i/o banking 规章，这取决于最后的引脚布局。但什么是 i/o banking 规章？将 fpga 中的用户 i/o 分组为若干个 bank，每个 bank 包含多组 i/o。这些 bank 具有自立的源，能支持多种 i/o 标准。在 zynq -7000 all programmable soc（以及其它 7 系列器件)中，i/o bank 被进一步分为高性能和大范围这两个大的组别。这种类别划分能进一步约束性能，并要求工程师针对接口用法正确的类别。高性能 (hp) 类别针对更高的数据速率举行了细心优化。它用法更低的工作电压，而且不支持 lv 3v3 和 2v5。另一个是大范围

5、 (hr) 类别，其可处理 hp 不支持的更多 i/o 标准。因此，hr 支持传统的 3v3 和 2v5 接口。图 3 给出了这些 bank。当您打算为信号用法哪种 bank 后，仍然可以更改信号驱动强度和斜率。这些都是硬件设计团队很感爱好的指标，由于他们要努力确保单板的信号完整性达到最优。挑选结果还会影响单板设计的时序。为此，您可以用法信号完整性工具。si 工具需要 ibis 模型。当您打开了impelmented design时，您可用法 file->export->export ibis 模型选项从 vivado 工具中提取设计的 ibis 模型。然后，用法该文件关闭解决系统

6、级 si 问题和终于 布局的时序分析。假如设计团队整体上对 si 性能以及系统的时序感到惬意，您就会得到针对设计中 i/o 的多个约束，如下所示。set_property package_pin g17 get_ports dout set_property iostan- dard lvcmos33 get_portsdoutset_property slew slow get_ports doutset_property drive 4 get_ ports dout对于 hp i/o bank，您还可用法数控阻抗正确做io端接并增强系统的 si，无需用法外部端接计划。假如没有信号驱动 i

7、/o，例如将 i/o 衔接到外部，这时您还必需考虑 i/o 的影响。这种状况下，您可用法 i/o 约束实现上拉或下拉，以防止因为 fpga 输入信号悬置而导致系统问题。固然，您也可以用法物理约束在 i/o block 内放置终于的输出触发器，以充实设计的时序。这样做能缩短clock to out的时光。您也可以对输入信号做相同的处理，以使设计满足引脚到引脚的建立和保持时光要求。物理约束从布局开头您可能出于多种缘由想对布局举行约束，例如协助达到时序要求，或者在设计的不同区域间实现隔离。就此而言，有三种类型的约束很重要：bel 将网表单元放在 slice 中的基本的规律元素。loc 将网表的单元放在器件内的一个位置。pblock 可用法物理(或“p”)block 将规律 block 约束到 fpga 的一个区域。因此，loc 允许在器件内定义一个 slice 或其它位置；bel 约束可用来定义触发器在 slice 中用法的更精细粒度。当对设计的大面积区域举行分段时，pblock 可用来将规律集合在一起。pblock 的另一个用途是在执行部分重配置时定义规律区域。有些状况下