测量并抑制存储器件中的软误差

1、测量并抑制存储器件中的软误差测量并抑制存储器件中的软误差软误差是软误差率(SER)问题是于上个世纪70年代后期作为一项存储器数据课 题而受到人们的广泛关注的，当时DRAW始呈现出随机故障的征兆.随着工艺几何尺寸的不断缩小,引起失 调所需的临界电荷的减少速度要比存储单元中的电荷聚集区的减小速度快得多 . 这意味着 : 当采用诸如90nm这样的较小工艺几何尺寸时, 软误差是一个更加值得关注的问题 , 并需要采取进一步的措施来确保软误差率被维持在一个可以接受的水平上.SER的倾向和含意工艺尺寸的压缩已经是实现行业生存的主要工具, 而且对增加密度, 改善性能和降低成本起着重要的推动作用.随着器件加工工

2、艺向深亚微米门信号宽度(0.25mm- 90nm )迈进, 存储器产品的单元尺寸继续缩小，从而导致电压越来越低(5V-3.3V-1.8V)以及存储单元内部软误差是以 FIT 来衡量的 .FIT 率只不过是10亿个器件操作小时中所出现的故障数 .1000 FIT 对应于一个约144年的MTTF"均无故障时间).为了对软误差的重要性有所了解，我们 不妨来看一下它们在典型存储应用中所具有的潜在影响的一些实例 . 比如 , 一部采用了一个软误差率为 1000 FIT/Mbit 的4Mbit 低功率存储器的蜂窝电话将很可能每28年出现一次软误差. 而一个采用了软误差率为 600FIT/Mbit

3、的100Gbits同步SRAM勺标准高端路由器则有可能每 17个小时出现一次错误 . 此外 , 软误差之所以重要还在于目前其FIT 率是硬可靠性故障的典型FIT 率的 10倍以上 . 显然 , 对于蜂窝电话而言软误差并无大碍, 但那些采用大量存储器的系统则有可能受到严重影响.SER的根源现在 , 您对软误差已经有了一个总的概念, 下面对这些引发软误差的不同根源的机理逐个做一下简单的探讨 .a粒子的影响半导体器件封装所采用的压模化合物中有可能含有诸如Th232和U238等杂质，这些物质往往会随着时间的推移发生衰变.这些杂质会释放出能量范围为29MeV仃万高能量的宇宙射线和太阳粒子会与高空大气层起

4、反应 . 当发生这种情况时, 将产生高能量的质子和中子 . 中子尤其难对付, 因为它们能够渗透到大多数人造结构中 ( 例如 , 中子能够轻易地穿透5 英尺厚的混凝土）. 这种影响的强度会随着所处的纬度和海拔高度的不同而变化. 在伦敦 , 该影响要比在赤道地区严重1.2 倍 . 在丹佛 , 由于其地处高海拔, 因此这种影响要比地处海平面的旧金山强三倍.而在飞机上, 这种影响将是地面上的 100800倍.高能量中子的能量范围为10800MeV而且，由于它们不带电荷,所以与硅材料的反应不同于a粒子.事实上，中子必须轰击硅原子核才会引起软误差.这种碰撞有可能产生a粒子及其他质量较重的离子 , 从而生成

5、电子空穴对, 但这种电子空穴所具有的能量比来自压模化合物的典型a粒子所具有的能量高.热中子的影响热中子有可能是导致软故障的一个主要根源, 它们所具有的能量一般非常低（ 约25meV）.这些低能量中子很容易被大量存在于 BPSG硼磷硅酸盐玻璃）电介质层当中的B10同位素所俘获 . 俘获中子将导致一个产生裂变的锂，一个a粒子和一根T射线.热中子只在存在BPSG勺情况下才是一项问题 . 所以热中子对SER的这一影响可以通过彻底放弃使用B10来抵消.表1为产生软误差根源的比较.测量技术测量器件对软误差的敏感度有多种方法. 一种方法是加速测量, 另一种方法涉及系统级测量. 测试地点所处的地理位置对于最终

6、获得的数据有着很大的影响 . 为了最大限度地减小不同公司之间的测量数据差异, 并在不同的产品售主之间维持一个公共的基准点 , 业界采取的标准是让所有的售主公布其调整至纽约市/海平面这一地理位置的 SER FIT率.加速SER数据测量有两种方法：a粒子加速测试和宇宙射线加速测试.器件对a粒子的敏感性可通过在去封头芯片上布设一个钍或铀离子源, 并测量某一特定时间内的总失调数以及推断 Fit/Mbits 的方法来测定.上述的两种加速数据测量法是对FIT 率的一个合理的近似, 但往往夸大了实际的故障率 . 加速数据可被用作计算一个系统SERW量所需总时间的良好近似.另一方面，系统SERW量需要在 系统

7、软误差率测量成本相当昂贵，常常由存储器售主从技术（ 而不是器件） 的层面上来进行, 旨在缩减成本 .抑制 SER降低SER的方法分为几类，包括工艺变更（埋层,三层阱等）,电路强化（阻性反馈, 在存储节点上设置较高的电容, 较高的 在系统级上, 可根据读操作来进行误差检测和校正 , 并通过使SRAM勺延迟（等待时间）略有增加的方法来抑制SRAM勺SER±升.这样可对数据进行一位误差校正并报告多位误差 .还 可以借助系统和存储器架构设计来实现某些改进. 存储器拓扑位图可以按照使一个实际的多位事件在一个字节中导致一个多位或一位误差的方式来构成.ECC在校正一位误差方面是非常有效的，但采用它

8、同时也意味着芯片面积将至少增加 20%.器件工艺/ 封装级对策从器件设计的角度来看，抑制SER并增强器件对SER的抵御能力的途径之一是增加存储单元中所存储的临界电荷量.人们注意到，PMOS、1限电压可减少存储单元的恢复时间，这间接 起到了提高SER氐御能力的作用 . 另外 , 在发生软误差期间所产生的电荷可利用埋入式结点 （三层阱架构） 来驱散 , 以增加远离放射性区的再结合.这将生成一个与NMOS1尽层方向相反的电场，并强制电荷进入衬底. 然而，这种三层阱架构只是在辐射发生于 NMOS：域中的时候才能起到一定的补救作用 .随着加工工艺尺寸的日益缩小 ," 软"误差对存储器件的影响已经从原先的"无关紧要 " 演变成为系统设计中需要加以认真考虑的重要事项.赛普拉