电子束物理气相沉积的多晶硅压阻MEMS压力传感器的制造

1、Sensors and Actuators A 223 (2015) 151158 内容列表在science direct 传感器与执行器A：物理 杂志主页： 电子束物理气相沉积多晶硅压阻式MEMS压力传感器制造摘要:MEMS压力传感器制造工艺在微处理过后的批量生产晶片方面有一系列困难。本文对制造工艺步骤进行了优化，其中，隔膜形成后的光刻步骤被减少。反应离子蚀刻（RIE）和低压化学汽相淀积（LPCVD）已经随着修改进程被取代。基于电子束物理气相沉积（EBPVD）的多晶硅薄膜为了达到薄层电阻率的要求，也进行了优化。扎根在EBPVD多晶硅压阻式传感元件上的MEMS压力传感器已经成功制备，表征了灵敏

2、度、线性度和可重复性。 © 2015 Elsevier B.V.版权所有1.引言自从微机电系统（MEMS）在20世纪80年代的发展，基于MEMS技术的压力传感器被认为当今仍主导市场的最有意义的装置之一。理查德等人1曾报道称，压力传感器将在2014年成为收入顶端的MEMS器件。MEMS压力传感器的平均价格取决于所使用的制造工艺，芯片和封装类型的校准。MEMS压力传感器感测方法可分为压阻式和电容式。为实现高动态范围，电容式压力传感器需要比压阻式压力传感器三倍更大的区域。因此，由于压阻感测方法尺寸小，成本低，高分辨率，低相位滞后，和高动态范围2，它们被广泛应用于MEMS压力传感器。传统的压

3、阻式MEMS压力传感器由惠斯通电桥结构中体微加工硅膜片上的四个扩散或离子注入压敏电阻器组成。通常，由p-n结隔离压敏电阻器基板。由于p-n结的漏电流随着温度的升高而增大，压敏电阻器不能用于高温应用。一些研究人员使用分离氧气注入（SIMOX）技术3-5，其他研究人员使用多晶硅技术，均用来解决上述问题。多晶硅成为用于各种应用和微机电系统的微电子界多用途材料6-10。1974年，第一代多晶硅压阻式压力传感器11发展之后，许多的压力传感器就不同的修饰10-16进行了讨论。使用多晶硅比SIMOX技术更有成本效益。在多晶硅压阻式压力传感器制造中，低压化学汽相淀积（LPCVD）掺杂多晶硅薄膜用于惠斯通电桥结

4、构中Si3N4/SiO2/Si 或 SiO2/Si隔膜上整合压敏电阻器12,17。隔膜是压力传感器的至关重要的组成部分，其通常由此方法实现，在KOH或TMAH水溶液中通过体微加工空腔蚀刻在硅（1 0 0）晶片表面。传感器的灵敏度高度取决于隔膜厚度、膜片尺寸和其上压敏电阻器的位置。许多研究者一直为不同类型隔膜蚀刻方法的开发作着努力，包括前蚀刻和背蚀刻法20-23。MEMS压力传感器完整的批量制作工艺对隔膜的形状和尺寸有着高度影响。本文使用非传统的电子束物理气相沉积（EBPVD）方法，和随后的淀积多晶薄膜来实现方形隔膜上作为传感元件的压敏电阻器24。工艺步骤的设计方法在传感器的批量制造中，可以轻松

5、实现制备成功率的提高。制作成功后，晶圆级测试完成，随后晶片切割成单独的传感器芯片。合适的包装模块已被提交进行批量制造工艺关于线性、迟滞性和可重复性的性能测试。2、实验2.1实际参数的考虑压力传感器的基本设计是基于惠斯通电桥电路中的压阻效应，如图1。惠斯通电桥的每个臂由压变电阻组成（图1（a）。各个电阻器的位置如图放置为使得膜片偏转，两个相对电阻器的电阻增加，而其他两个下降。图1（b）表明，应力在膜片的边缘为正，在膜片的中间为负。与应力的拉伸和压缩区域相互作用使得压敏电阻器相反地改变它们的值。因此，桥的两个电阻置于一种类型的应力区域中，而剩下的两个被放置在应力的相反类型区域。在这项工作中，隔膜上

6、的压敏电阻器布置示于图1（c）。两个电阻器被放置在所述膜片的两个相对边缘，其中每个电阻器距离边缘的距离为100m，其余两个电阻被安置在隔膜的中间。电阻器形状的选择确保了由于膜片应变所需的改变25。压力传感器的灵敏度以V /磅为单位测量，强烈受四个电阻器的位置、隔膜的面积和其厚度的影响26。MEMS压力传感器装置设计参数的细节示于图1。传感器芯片的剖面结构示于图1（d），主要设计参数如下，芯片尺寸：4 mm×4mm，隔膜尺寸：2mm×2mm，电阻值：1.5-2K，电阻线长：400m，电阻线宽：10m，接触垫位置：距离隔膜边缘250m，接触垫尺寸：200m×200m，

7、金属线宽：20m，隔膜厚度：50-75m（TMAH蚀刻后）。根据这些设计参数，81传感器芯片被制造在9×9阵列2英寸具有分离芯片的100m网格的硅晶片上。Fig. 1. MEMS pressure sensor device design consideration: (a) full Wheatstone bridge circuit for sensing elements (b) stress profile distribution on silicon (1 0 0) diaphragmfor thickness of 50 m, (c) schematic details

8、 of polysilicon piezoresistors location in Wheatstone bridge configuration over the diaphragm, and (d) final sensor device withcross-sectional diagram.2.2制造工艺步骤设计MEMS压力传感器的制造工艺中，由于实现隔膜需要体微加工的参与，与通常的微电子工艺不同。制造工艺可分为两部分：（1）微加工工艺腔的形成;（2）微电子工艺用于实现惠斯通电桥结构中隔膜上的压敏电阻器。空腔形成在硅晶片的另一面，因此，回到前面的定位，成为一个重要的工艺参数。对于空腔

9、形成，KOH是最好的各向异性腐蚀剂，因为（1 0 0）（1 1 1）平面之间有较高的各向异性。但KOH水溶液相对于微电子其他材料是有危害的，因其攻击性和与钾离子的易混合性。另一方面，热生长氧化层不能在体微加工工艺中用作掩模层，因此完整的制造过程需要额外的LPCVD氮化硅层和对应的同一层中的RIE蚀刻工艺。在这项工作中，TMAH用于各向异性蚀刻，其中热生长的二氧化硅可用作掩模层，因此可以减少制造工艺的成本。通常，LPCVD法正被使用于多晶硅沉积，但沉积两个晶片表面有一个缺点：需要额外步骤的要求，即从不需要的表面除去多晶硅膜。因此在这项工作中，LPCVD法已经被非传统EBPVD方法代替，它沉积仅单

10、个表面，因此工艺变得比以前更加简单。考虑到上述所有讨论的问题，应当开发非常简单和高成本效益的工艺步骤。主要工艺步骤摘要如下：1.热氧化厚度在1m。2.电子束多晶硅沉积厚度在0.5m。3.硼掺杂对所需的表面电阻率的多晶硅薄膜。4.通过PLG I形成以分割为目的的9×9阵列网格。5.使用PLG II画出压敏电阻的轮廓。6.压敏电阻器表面上金属化钛（Ti）/金（Au）的厚度为2300 A。7.通过PLG III图形转移形成隔膜。8.各向异性湿法蚀刻形成隔膜。9.通过PLG IV形成金属线。10. PECVD二氧化硅或氮化硅沉积钝化处理。11.接触垫窗口。*PLG =光刻(掩膜基础工艺)。2

11、.3制造方法制造工艺图像细节如下图2。选择四个（1 0 0）晶面直径为2英寸的p型硅片，美国无线电公司（RCA）清洗工艺后，硅片被装入中心区域为1100 C的高温炉中进行热氧化。该过程进行15分钟干氧化，150分钟湿氧化。氮气被用作运载气体，以1升/分钟的流速流动。氧化物厚度为1.01m，在体微加工过程中作为MEMS器件的掩膜层的话，非常接近我们的要求。所有氧化样品被装入电子束蒸发系统进行多晶硅沉积。EBPVD过程在50毫安的束电流中进行20分钟，其足以在2×106 托的真空中蒸发出硅24。所有样品的厚度在2000-2020 A的范围内，晶片被装载在N2气氛的炉中进行硼掺杂，在105

12、0C进行45分钟。热扩散过程中沉积的不需要的硼硅玻璃被稀释的HF溶液浸泡去除。掺杂多晶硅层表面电阻率的测定，以验证表面压阻形成所需的导电性。第一光刻（PLG I）在晶片的一个表面上蚀刻带有对准标记的栅格图案（9×9阵列）。在这项工作中，用正性光刻胶（+ PR）S1813以4500rpm进行旋涂，并用显影剂溶液（MF-312）和去离子水以50:50的比例的混合物进行显影。选择性多晶硅通过湿蚀刻用商业聚腐蚀剂进行蚀刻，此后SiO2被缓冲氧化物蚀刻剂（BOE）蚀刻处理3分钟，以使带有对准标记的栅格图案标记在氧化硅的表面上。上述晶片用丙酮在65C清洗，为完全除去光致抗蚀剂，并随后使用甲醇/异

13、丙醇。去离子（DI）水漂洗2-3次完成。每次PLG和相应的蚀刻工艺之后，重复该清洗过程。PLG II在同一表面上形成多晶硅压敏电阻器，然后晶片被选择性多晶硅湿蚀刻工艺处理27。然后所有晶片装入反应性DC磁控溅射系统（VST-TFSP840），用于金（Au）/钛（Ti）的淀积。钛子层将提高Au中在SiO2表面上的附着性。所有晶圆装入进行钛/金沉积。为了钛/金的良好粘合，这里已经采取额外谨慎措施，因为它会被用作掩模层，为了在金属线形成之前的TMAH蚀刻进程中保护压敏电阻器。溅射工艺参数，包括最终测量厚度示于表1中。在此阶段，处理后的晶片结构图示于图2（e）。PLG I过程在晶片上两侧对准的另一面重

14、复。在氧化的硅表面的另一侧采用的PLG第三过程，选择性的光致抗蚀剂被曝光，形成空腔（9×9阵列）窗口图案。上述处理后的晶片通过BOE 13分钟进行选择性氧化层湿法蚀刻工艺。现在晶片进行湿法各向异性蚀刻硅（1 0 0），用于隔膜形成。将晶片浸入85C 的TMAH溶液中8小时48分钟。晶片从350m的初始厚度蚀刻到275m，蚀刻速度为0.52m/min。隔膜结构示于图2（f）。在此阶段，为了进一步的光刻工艺这里采取了通过在空腔侧加入伪晶片的谨慎措施。PLG IV在惠斯通电桥结构形成了连接压敏电阻器的金属线。金在室温中使用蚀刻剂溶液被选择性地蚀刻：KI（10克）+ I 2（2.5克）+ D

15、I水（100毫升），然后钛在稀HF溶液中选择性腐蚀。晶片被装入PECVD SiO2沉积进行钝化。PLG V进行接触垫窗口和PECVD SiO2通过BOE蚀刻。最终装置结构示于图2（i）中。晶圆级特性在这个阶段完成。Fig. 2. E-beam polysilicon piezoresistive MEMS pressure sensor fabrication flow: (a) silicon (1 0 0) wafer, (b) thermal oxidation, (c) e-beam polysilicon deposition, (d)piezoresistors patternin

16、g, (e) Ti/Au deposition, (f) diaphragm formation by anisotropic etching, (g) metal lines patterning, (h) PECVD SiO2 deposition, and (i) contact pad opening.Fig. 3. photographed images of processed wafer: (a) front side with 9 × 9 array of devices, and (b) backside with 9 × 9 array of cavit

17、ies.Fig. 4. SEM images: (a) individual device structure over diaphragm, (b) further details of e-beam polysilicon piezoresistors, (c) cavity structure details with total wafer thickness of 350 m.3、结果与讨论制造工艺之后，晶片的前表面和后表面的拍摄图像分别如图3 (a)和(b)所示。显微镜观察晶面表面没有显示出任何针孔或缺陷，而且在体微加工过程中的所有压敏电阻器都是安全的，没有受到损害。Ti/ Au被

18、用作硬掩膜层，形成TMAH蚀刻时对压敏电阻器的保护。这种技术提高了芯片批量制造的成功率。扫描式电子显微镜（SEM）来自相同晶片隔膜上的单个设备结构的图像如图4（a），电子束聚电阻的更多细节示于图4（b）。SEM空腔的俯视图如图4（c）所示，它清晰地显示了隔膜（腔底）的尺寸和空腔打开的窗口尺寸，其均满足我们的设计参数。对9×9阵列的晶片级传感器装置（如图3（a）所示）的电阻值进行了测试，通过测量总电阻值，以检测金属线的连接是否适当。对所有电阻进行了欧姆接触测试，发现了优良的I-V特性，这是设备线性度、可重复性的关键因素。测试电阻的I-V特性示于图5，其中在室温（25C）下的电阻值为3.

19、636 K，符合设计的电阻器尺寸以及测量的表面电阻率（89-98/平方米）。对电阻（TCR）的温度系数进行测定，测量值在-3.6×10-4/C和-4.0×10-4/C之间的温度范围高达200C。隔膜厚度也在此阶段进行了测定，研究它们在9×9阵列的均匀性。出自81（9×9）的平均76设备被成功制造。观察到电阻值存在平均±5的非均匀度，隔膜的厚度仅为±3.5。在真实环境中的设备性能测试，晶片被切割为4毫米×4毫米的芯片尺寸。对单个传感器器件进行封装与修饰。封装后，偏移电压测量高达81.3415 mV。有助于方案的可能是由于切片芯片在头部采用环氧树脂时在膜片上产生