任意分频的verilog语言实现资料

1、任意分频的 verilog 语言实现1偶数倍(2N)分频使用一模N计数器模块即可实现，即每当模N计数器上升沿从0开始计数至N-1 时，输出时钟进行翻转， 同时给计数器一复位信号使之从 0 开始重新计数， 以此 循环即可。偶数倍分频原理示意图见图 1。2. 奇数倍(2N+1分频(1) 占空比为X/(2N+1)或(2N+ 1-X) / (2N+1分频，用模(2N+ 1)计数器 模块可以实现。取0至2N-1之间一数值X(0，当计数器时钟上升沿从0开始计 数到 X 值时输出时钟翻转一次，在计数器继续计数达到 2N 时，输出时钟再次翻 转并对计数器置一复位信号，使之从 0 开始重新计数，即可实现。(2)

2、 占空比为 50的分频，设计思想如下：基于( 1)中 占空比为非 50的输出时钟在输入时钟的上升沿触发翻转； 若在同一个输入时钟周期内， 此计数器的 两次输出时钟翻转分别在与( 1 )中对应的下降沿触发翻转， 输出的时钟与( 1 ) 中输出的时钟进行逻辑或，即可得到占空比为50的奇数倍分频时钟。当然其输出端再与偶数倍分频器串接则可以实现偶数倍分频。奇数倍分 频原理示意图 见图2。(这也是许多公司常出的面试题，A_A，是不是很简单？)3. N-0.5 倍分频采用模N计数器可以实 现。具体如下：计数器从0开始上升沿计数，计数达到 N-1 上升沿时，输出时钟需翻转，由于分频值为 N-0.5 ，所以在

3、时钟翻转后经历 0.5个周期时，计数 器输出时钟必须进行再次翻转，即当CLK为下降沿时计数器的输入端应为上升沿脉冲，使计数器计数达到N而复位为0重新开始计数同时 输出时钟翻转。这个过程 所要做的就是对CLK进行适当的变换，使之送给计数 器的触发时钟每经历N-0.5个周期就翻转一次。N-0.5倍：取N=3,分频原理示 意图见图 3。对于任意的N+ A/B倍分频(N A B Z，A三B)分别设计一个分频值为N和分频值N+ 1的整数分频器，采用脉冲计数来控制单 位时间内两个分频器出现的次数， 从而获得所需要的小数分频值。 可以采取如下 方法来计算个子出现的频率：设N出现的频率为a，则NX a+( N

4、+1) x( B-a)= NX B+ A求解a= B-A;所 以N+ 1出现的频率为A.例如实现7 + 2/5分频，取a为3,即7X 3+ 8X2就可 以实现。但是由于这种小数分频输出的时钟脉冲抖动很大，现实中很少使用。通常实现偶数的分频比较容易，以十分频为例 :always ( posedge clk or posedge reset)if(reset)begink<=0;clk_10<=0;endelseif(k=4)begink<=0;clk_10<=clk_10;endelsek<=k+1;二分频最简单了，一句话就可以了： (negedge clk)clk

5、_2<=clk_2;若进行奇数分频，则稍微麻烦点，以 11 分频为例：always ( posedge clk)if(!reset)begini<=0;clk11<=0;endelseif(i=5)beginclk11<=clk11;i<=i+1;endelseif(i=10)begini<=0;clk11<=clk11;endelsei<=i+1;以上语句虽然可以实现， 但是逻辑有点繁， 弄不好就出错了， always 语句来实现： always ( posedge clk) if(!reset)i<=0;elsealways建议使用两个

6、beginif(i=10)i<=0; else i<=i+1;endalways ( posedge clk)if(!reset) clk11<=0;elseif(i=5)|(i=10) clk11<=clk11;两个 always ，一个用来计数，一个用来置数。另外，这个样子好像也可以， 在时钟的上升沿和下降沿都计数， 但是不被综合器综合， 会提示敏感信号太复杂： always ( posedge clk or negedge clk)if(reset)begink<=0; clk_11<=0;endelseif(k=10)begink<=0; cl

7、k_11<=clk_11; endelsek<=k+1;1.2 奇数倍分频 奇数倍分频有两种实现方法， 其中之一完全可以通过计数器来实现， 如进行三分 频，就可通过待分频时钟上升沿触发计数器来进行模三计数， 当计数器计数到邻 近值时进行两次翻转。 比如可以在计数器计数到 1 时，输出时钟进行翻转， 计数 到 2 时再次进行翻转。这样，就在计数值邻近的 1 和 2 进行了两次翻转。如此 便实现了三分频，其占空比为 13 或 23。占空比 115的 15分频设计的主要代码如下：如 果要实现占空比为 50的三分频时钟，则可通过待分频时钟下降沿触发计 数，并以和上升沿同样的方法计数进行三分

8、频， 然后对下降沿产生的三分频时钟 和上升沿 产生的时钟进行相或运算。 即可得到占空比为 50的三分频时钟这是奇数分频的第三种方法。 这种方法可以实现任意的奇数分频。 如将其归类为一般 的方法：对于 实现占空比为 50的 N 倍奇数分频，首先要进行上升沿触发以进 行模N计数，计数选定到某一个值再进行输出时钟翻转，然后过 （N-1） /2再次 进行翻转，就 可得到一个占空比非 50的奇数 n 分频时钟。再同时进行下降沿 触发的模N计数，当其到达与上升沿触发输出时钟翻转选定值相同时，再进行输出时钟翻转，同 样，经过（N-1） /2时，输出时钟再次翻转以生成占空比非 50% 的奇数n分频时钟。将这两

9、个占空比非50%的n分频时钟相或运算，就可以得 到占空比为50 %的奇数n分频时钟。图2所示是占空比为1:1的3分频电路原 理图。图 3为其仿真波形。2 半整数分频器设计进行 n+0.5 分频一般需要对输入时钟先进行操作。 其基本设计思想是: 首先进行 模n的计数，在计数到n-1时，将输出时钟赋为1，而当回到计数0时，又赋 为 0 ，这样，当计数值为 n-1 时，输出时钟才为 1，因此，只要保持计数值 n-1 为半个输入时钟周期，即可实现 n+0.5 分频时钟。因此，保持 n-1 为半个时 钟 周期即是该设计的关键。 从中可以发现， 因为计数器是通过时钟上升沿计数， 故 可在计数为 n-1 时

10、对计数触发时钟进行翻转， 那么，时钟的下降沿就变成了上升 沿。即在计数值为 n-1 期间的时钟下降沿变成了上升沿，也就是说，计数值 n-1 只保持了半个时钟周期。 由于时钟翻转下降沿变成上升沿， 因此，计数值变为 0。 所以，每产生一个 n+0.5 分频时钟的周期， 触发时钟都要翻转一次。 图 4 给出了 通用的半整数分频器的电路原理图。图5所示是一个分频系数为2.5的分频器电路，该电路是用FPG/来设计半整数 分频器的。它由模3计数器、异或门和D触发器组成。图6是其仿真波形图。3 任意整数带小数分频任意整数带小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两 个不同分频比的整数分频器

11、，然后通过控制单位时间内两种分频比出 现的不同 次数来获得所需要的小数分频值。若设计一个分频系数为 10.1 的分频器，即可 以将分频器设计成 9次10分频和 1次11分频，这样，总的分频值为:F=(9X 10+1X 11)/ (9+1)=10.1从 这种实现方法的特点可以看出，由于分频器的分频值不断改变，分频后得到 的信号抖动一般较大。当分频系数为 N-0.5（N 为整数）时，可控制扣除脉冲的时 间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。一般而言，这种分频由于分频输出的时钟脉冲抖动很大， 故在设计中的使用已经非 常 少。但是，这也是可以实现的。总结：由3分频可以推

12、得任意奇数分频。对于任意奇数(2n-1)的50%占空比 分频，则计数器ent的模值为(2n-1)，假设信号1为上升沿触发，在ent二0时 跳变，则信号 2 为下降沿触发，在 cnt=n 时跳变。这样就保持信号 1 和信号 2 间间隔(2n-1)/2的周期，在(2n-1) x2的周期内elkout为两个周期，实现了(2n-1)的50%占空比分频。比如要7分频，则计数器的模值为7,信号S2在 ent = 4时跳变即可。实现的 verilog 源码：module fdiv ( elk, reset_n, elkout );inputelk;inputreset_n;outputelkout;reg

13、1:0eount;regdiv1;regdiv2;always (posedge elk) begin if (reset_n )eount <= 2''b00;elseease ( eount )2''b00 : eount <= 2''b01;2''b01 : eount <= 2''b10;2''b10 : eount <= 2''b00; default :eount <= 2''b00; endeaseendalways ( p

14、osedge reset_n or posedge elk ) begin if (reset_n )div1 <= 1''b1;else if ( eount = 2''b00 )div1 <= div1;endalways ( posedge reset_n ornegedge elk )begin if ( reset_n )div2 <= 1''b1;else if ( eount = 2''b10 )div2 <= div2;endassig n clkout = divl A div2;en d

15、module分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思(Xilinx )的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进 行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达 到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘 单位在招聘时往往要求应聘者写一个分频器(比如奇数分频)以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数进行分频的方法：第一，偶数倍分频：偶数倍分

16、频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。电路上只需一个D触发器和一个非门即可实现，Q(n+1)=D, D=Q(n),clk_out=Q(n+1).第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：占空比为非50%勺三分频时钟，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行

17、两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。module three(clk_in,rst,clk_out);input clk_in,rst;output clk_out;reg clk_out;reg 1:0 count;always (negedge rst or posedge clk_in)beginif(rst=0)begincount<=0;clk_out<=0;endelsebegincount<=count+1;if(count=1)clk

18、_out<=clk_out;else if(count=2)beginclk_out=clk_out;count<=0;endend endmodule另一种实现：module div3(CLKIN,CLKOUT,RESETn);input CLKIN,RESETn;output CLKOUT;wire d;regq1,q2;wireCLKOUT;always (negedge RESETn or posedge CLKIN) beginif (RESETn=1'bO)q1<=1'bO;elseq1<=d;q1是d延迟一个时钟后的信号end always

19、 (negedge RESETn or posedge CLKIN)beginif (RESETn=1'b0)q2<=1'b0;elseq2<=q1;q2是q1延迟一个时钟后的信号endassign d=q1 & q2;/d在一个周期内，一个 elk为高，另外两个elk为低assign CLKOUT=q2;endmodule电路中，利用两个D触发器和简单的门电路即可实现。如果要实现占空比为50%勺三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%勺三

20、分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%勺N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过(N-1) /2再次进行翻转得到一个占空比非 50%奇数n分频时钟。再者同时进行 下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时 钟翻转，同样经过(N-1) /2时，输出时钟再次翻转生成占空比非 50%勺奇数n分频时钟。两个占空比非50%勺n分频时 钟相或运算，得到占空比为50%勺奇数n分频时钟。举例：用Verilog语言写的三分频电路 方法一：/上升沿触发的分频设计module thre

21、e(clkin, clkout);input clkin;/定义输入端口output clkout;/定义输出端?reg 1:0 stepl, step;always ( posedgeclkin)begincase (step)/这个状态机就是一个计数器2'b00: step<=2'b01;2'b01: step<=2'b10;2'b10: step<=2'b00;default :step<=2'b00;endcaseendalways ( negedgeclkin)step1 与 step 相差半个 clkb

22、egincase (step1)2'b00: step1<=2'b01;2'b01: step1<=2'b10;2'b10: step1<=2'b00;default :step1<=2'b00;endcaseendassign clkout=step1 | step11;endmodule/利用step和step1高位的或运算，实现在1.5个clk时翻转。dk oul£空比为孙3专博电躍棟竝田用Verilog语言写五分频电路，占空比为50%:module div_5 ( clkin,rst,clkout

23、 );input clkin,rst;output clkout;reg 2:0 stepl, step2;always (posedge clkin )if(!rst)step1<=3'b000;elsebegincase (step1)3'b000: step1<=3'b001;3'b001: step1<=3'b011;3'b011: step1<=3'b100;3'b100: step1<=3'b010;3'b010: step1<=3'b000;default:

24、step1<=3'b000;endcaseendalways (negedge clkin )if(!rst)step2<=3'b000;elsebegincase (step2)3'b000: step2<=3'b001;3'b001: step2<=3'b011;/注意调换了顺序，目的为了使最低位为1的情况互邻3'b011: step2<=3'b100;3'b100: step2<=3'b010;3'b010: step2<=3'b000;default

25、:step2<=3'b000;endcaseendstep1 与step2最低位相或assign clkout=step10 | step20;endmodule下面给出一个任意整数分频器的代码:module div n(clk,rst_n,o_clk); in put clk,rst_ n;output o_clk;parameter WIDTH = 3; parameter N = 5;reg WIDTH-1:0 cnt_p,c nt_n; reg clk_p,clk_n;/coun t_pose,co unt_n egeassign o_clk = (N=1)? clk :

26、 (N0)?(clk_p&clk_n) :clk_p;/如果N=1,o_clk=clk; 如果N为偶数，o_clk=clk_p; 如果N为奇数， o_clk=clk_p & clk_n ，/ 之所以是 相与运算 ，是因为 clk_p 和 clk_n 两者高电平比低电平多一个 clk ， 而两者相差半个 clk, 相与结果使 /o_clk 占空比为 50%always (posedge clk or negedge rst_n)beginif(!rst_n)cnt_p<=0;else if (cnt_p=(N-1)cnt_p<=0;else cnt_p<=cnt

27、_p+1;endalways (posedge clk or negedge rst_n)beginif(!rst_n)clk_p<=0;else if (cnt_p<(N>>1)/N>>1 ，计数到 N/2 时，时钟翻转。如果将 cnt_p <改成 cnt_p <=，则 clk_p 低电平比 / 高电平多一个 clk ，如果 clk_n 也做类似修 改，则 N 为奇数时，应执行 相或运算 ， o_clk=clk_p | clk_nclk_p<=0;else clk_p<=1;end always (negedge clk or ne

28、gedge rst_n) beginif(!rst_n)cnt_n<=0;else if (cnt_n=(N-1)cnt_n<=0;else cnt_n<=cnt_n+1;endalways (negedge clk or negedge rst_n) beginif(!rst_n)clk_n<=0;else if (cnt_n<(N>>1)clk_n<=0;else clk_n<=1;endendmodule另外一种方法：对进行奇数倍 n 分频时钟，首先进行 n/2 分频(带小数，即等于 (n-1)/2+0.5 )，然后再进行二分频得 到。得到占空比为 50%的奇数倍分频。下面讲讲进行小数分频的设计方法小数分频 ：首先讲讲如何进行 n+