自动报时数字钟重点

1、电子技术课程设计自动报时数字钟学院:电子信息工程学院 班级: 自动化051501班 姓名: 白云龙 学号: 200515040101 指导教师: 闫晓梅 2008年1月自动报时数字钟1、 设计任务与要求1.用数字显示时、分、秒。12小时循环一次。2.可以在任意时刻校准时间，要求可靠方便。3.能以音响自动正点报时，12小时循环一次。4.秒信号不必考虑时间精度，可利用实验仪上所提供的连续脉冲（方波）。注：本人主要负责时分秒计时电路和校时电路。二、总体框图设计思想: 自动报时数字钟主要分为数码显示器、60进制和12进制计数器、频率振荡器、正点报时和校时这几个部分。数字钟要完成显示需要6个数码管，七段

2、的数码管需要译码器械才能显示，为了简便起见，我用的四段的数码管，然后要实现时、分、秒的计时需要60进制计数器和12进制计数器，在在仿真软件中发生信号可以用函数发生器仿真，频率可以随意调整。60进制可能由10进制和6进制的计数器串联而成，而小时的12进制可以采用74LS191的十进制计数器和D触发器来产生计数和进位。频率振荡器可以由由555定时来产生1KHZ的脉冲。主体思路如下图所示：1. 振荡器 振荡器是整个数字钟的核心。振荡器的稳定度及频率的准确度决定了数字钟计时的准确程度。一般来说，振荡器的频率越高，计时精度越高。如果精度要求不高也可采用集成逻辑门与RC组成的时钟源振荡器或由集成定时器55

3、5与RC组成的多谐振荡器。这里选用555组成的多谐振荡器，设振荡频率f=1KHZ2. 时间计时器秒信号经秒计数器、分计数器、时计数器之后，分别得到“秒”个位、十位、“分”个位、十位以及“时”个位、十位的计时输出信号，然后送至译码显示电路，以便实现用数字显示时、分、秒的要求。“秒”和“分”计数器应为六十进制，而“时”计数器应为十二进制.六十进制计数器    可以由两块中规模集成计数器构成,一块组成十进制，另一块组成六进制，组合起来就构成六十进制计数器。    .十二进制计数器    用脉冲反馈法。由两片中规

4、模集成计数器（或一片中规模集成计数器、一片小规模集成触发器）构成，低位仍构成十进制计数器，当高位出现0001状态，低位为0011状态，即计到第13个来自“分”计数器的进位信号时，通过外加的控制电路输出一个信号（注意：该信号的电平应视计数器的功能而定，有时需高电平，有时需低电平），将“时”计数器的十位计数器强制置为0000状态，同时，将“时”的个位计数器强制置为0001状态，从而实现从1201的十二进制计数。3. 数码显示 从数字钟计时器出来的是8421BCD码，需要经译码变成七段字型代码，用数码管显示出来，或着直接接四段数码管。七段译码显示管显示时分秒。对于“时”十位的译码显示，在设计时应注意

5、：一是在显示1点至9点时，“时”的十位均是0，此时应使“时”十位上的“0”显示0；二是“时”的十位实际上只是显示“0”和“1”两种状态；分电路显示从“00”至“60”向时进位；秒电路同理，然后循环。时分秒总共要选用六个七段译码显示管。4. 校时电路(1) 在计时开始或计时出现误差时，必须和标准时间校准，这一功能由校时电路完成。校时电路的方法是给被校的计时电路引入一个快速脉冲，从而使计时电路快速达到校准时间。(2) 校时原理: 在刚接通电源或者时钟走时出现误差时，则需要进行时间的校准。通常可以在整点时刻和利用电台或电视台的信号进行校准，也可以在其他时刻利用别的时间标准进行校对。我们知道，校对时间

6、总是在我们选定的标准时间到来之前进行的，一般来说，分四个步骤：首先把小时计数器置到所需的数字；然后再将分计数器置到所需数字；在此同时或之后，应将秒计数器清零，时钟暂停计数，处于等待启动阶段；当选定的标准时刻到达的瞬间，按起动按钮，电路则从所预置时间开始计数。由此可知，校时电路应具有预置小时，预置分、等待启动、计时四个阶段，因此，在设计校对电路时，应能方便、可靠地实现这四个阶段所要求的功能。必须注意，增加校对电路不能影响时钟的正常计时。5. 报时电路 当数字钟快达到正点时开始报时，最后一响为正点。三、选择器件1.4位同步二进制计数器74LS16174LS161是常用的四位二进制可预置的同步加法计

7、数器，他可以灵活的运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能，这里介绍一下他的资料： <74ls161引脚图>管脚图介绍：时钟CP和四个数据输入端P0P3清零/MR使能CEP，CET置数PE数据输出端Q0Q3以及进位输出TC.   (TC=Q0·Q1·Q2·Q3·CET)<74LS161功能表>输                 入

8、输       出 CR CPLD EPETD3 D2 D1 D0 Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 d c b a d c b a 1 1 0 Q3 Q2 Q1 Q0 1 1 0 Q3 Q2 Q1 Q0 1 1 1 1 状态码加1从74LS161功能表功能表中可以知道，当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”，这个时候为异步复位功能。当CR=“1”且LD=“0”时，在CP信号上升沿作用后，74LS161输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D2，D1，D0的状态一样

9、，为同步置数功能。而只有当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后，计数器加1。74LS161还有一个进位输出端CO，其逻辑关系是CO= Q0·Q1·Q2·Q3·CET。合理应用计数器的清零功能和置数功能，一片74LS161可以组成16进制以下的任意进制分频器。2.与非门74LS00 表1 74LS00功能表 图2 74LS00内部结构图 图3 74LS00逻辑符号 图4 74LS00管脚图3.74LS08是四2输入与门，其逻辑符号，逻辑功能表，内部原理图分别如下： 表3 74LS08功能表 图8 74LS08内部原理图 图9 74LS08逻

10、辑符号 图10 74LS08管脚图 4.74LS04为六反向器 其逻辑功能表如下：输入输出AY0110其内部结构如下： 74LS04管脚图如下：5.74LS160为同步十进制计数器。其逻辑符号如下： 其管脚图如下： 其功能表如下：74LS160逻辑功能表CPEP ET工作状态×0×× ×置 零脉冲10× ×预置数×110 1保 持×11× 0保持（RCO=0）脉冲111 1计 数其内部原理图如下：74LS160内部原理图由逻辑图与功能表知，在CT74LS160中LD为预置数控制端，D0-D3为数据输入端，

11、C为进位输出端，RD为异步置零端，Q0-Q3位数据输出端，EP和ET为工作状态控制端。当RD=0时所有触发器将同时被置零，而且置零操作不受其他输入端状态的影响。当RD=1、LD=0时，电路工作在预置数状态。这时门G16-G19的输出始终是1，所以FF0-FF1输入端J、K的状态由D0-D3的状态决定。当RD=LD=1而EP=0、ET=1时，由于这时门G16-G19的输出均为0，亦即FF0-FF3均处在J=K=0的状态，所以CP信号到达时它们保持原来的状态不变。同时C的状态也得到保持。如果ET=0、则EP不论为何状态，计数器的状态也保持不变，但这时进位输出C等于0。当RD=LD=EP=ET=1时

12、，电路工作在计数状态。从电路的0000状态开始连续输入16个计数脉冲时，电路将从1111的状态返回0000的状态，C端从高电平跳变至低电平。利用C端输出的高电平或下降沿作为进位输出信号。 逻辑功能：当CLR，LOAD，EP，ET均接高电平时，时钟CP端每来一个上升沿，计数器在原来的基数上加1，并从QA，QB，QC，QD，输出相应的十进制BCD码。利用74LS160的这个功能特点可以设计出十分频器，计数器。6. 555定时器。国产双极型定时器CB555电路结构图。它是由比较器C1和C2，基本RS触发器和集电极开路的放电三极管TD三部分组成。555定时器是一种中规模集成电路，只要在外部配上适当阻容

13、元件，就可以方便地构成脉冲产生和整形电路。其功能表如下：输 入输 出阈值输入(vI1)触发输入(vI2)复位()输出()放电管T××00导通11截止10导通1不变不变555定时器功能表其管脚图如下： 其内部结构图如下： 由图可知，当5脚悬空时，比较器C1和C2比较电压分别为2/3VCC和1/3VC当vI1>2/3VCC，vI2>1/3VCC时，比较器C1输出低电平，比较器C2输出高电平基本RS触发器被置0,放电三极管T导通，输出端vO为低电平。     当vI1<2/3VCC，vI2<1/3VCC时，比较器C1

14、输出高电平，比较器C2输出低电平，基本RS触发器被置1,放电三极管T截止，输出端vO为高电平。 当vI1<2/3VCC，vI2>1/3VCC时，基本RS触发器R =1、S =1,触发器状态不变，电路亦保持原状态不变。 附：元器件清单4ls161 5片74ls160 1片74ls00 10片74ls05 5片74ls08 5片74ls40 2片开关 3个七段数码显示管 6个二级管信号发生器 若干电阻滑动变阻器扩音器（由于未找到该器件改用彩灯代替）四、功能模块1.电路结构与原理图（1）数码显示器 在Multisim10仿真器件中，数码管分为需要译码器显示的和无需译码直接显示的两种，需要

15、译码器的数码管有共阳极和共阴极之分，此电路采用的是不需译码直接显示的数码管（如图1所示），这样就简化了电路，增加了调试的正确性。如图2所示的数码管需要译码器才能显示，74LS47是驱动共阳极数码管的器件，74LS48是驱动共阴极数码管的器件。 图1 不需译码管的数码管 图2 需译码器的双数码显示 图3 译码器驱动共阴极数码管电路 如图3所示电路，从74LS48的A，B，C，D端输入二进制数便可完成显示功能，而图1的数码管直接输入二进制数便可显示。（2）60进制计数和12进制计数在设计数字钟电路中，进制是最主要的一部分，它关系着显示的正确与否。关键在于了解各种器件的作用及功能，而且在调试的过程中

16、容不容易出问题，电路会不会变得复杂，器件的选择最好要统一，以便调试成功。分和秒的六十进制：从常理可知，数字钟需要六十进制和十二进制计数器，而六十进制可通过十进制和六进制串联而成，从而完成数码显示。因为同步加法计数器74LS161可构成16进制以下的计数器，所以此电路中分和秒的计时都采用74LS161来进行设计。而小时是12进制计数，用74LS161和74LS160共同组成，但电路作了改进。在数字钟的控制电路中，分和秒的控制都是一样的，都是由一个十进制计数器和一个六进制计数器串联而成的，在电路的设计中我采用的是统一的器件74LS161N的反馈置数法来实现十进制功能和六进制功能，十进制的同步加法计

17、数器有74160和74192，而没有现成的六进制同步加法计数器。图4是用74LS161构成六进制计数器的结构图，根据74LS161的结构把输出端的0110（十进制为6）用一个与非门74LS00引到Load端便可置0，这样就实现了六进制计数。图5是用74LS161构成十进制计数器的结构图，同样，在输出端的1001（十进制为9）用一个与非门74LS00引到Load端便可置0，这样就实现了十进制计数。在分和秒的进位时，用秒计数器的Load端接分计数器的CLK控制时钟脉冲，脉冲在上升沿来时计数器开始计数。 图4 74LS161构成六进制计数器 图5 74LS161构成十进制计数器小时的十二进制：数字钟

18、的小时要用到十二进制，要用到十进制，并且在计数到12时要清零，所以不能用单纯的十进制计数器，考虑到要设计12小时一循环，计数应从1到12，过了12应为1，用1个74LS161和1个74LS160来实现。具体的电路图如图6。 图6 控制小时显示的进位电路图 （3） 校时由于Multisim可以仿真，并有函数发生器，最简单的校时方法就是通过开关用函数发生器对CLK端输入脉冲以改变显示的数值。此电路的设计就是采用这种方法校时的，虽可以只用一个函数发生器来实现同步，但调试时结果不能体现出来，所以用另外的函数发生器来实现校时。校时的具体设计方法是：用一个单刀双掷开关切换计数功能与校时功能，另一端接计数器的脉冲输入端，开关置于函数发生器这一端便可以校时，置于计数器的进位端便是计时。不校正时间时开关都应打在与非门的那一端，校