微机接口原理与接口技术第二章答案 马维华

1、第2章 思考与习题参考答案2-1简述微处理器的主要性能指标，性能公式（2-1）说明了什么？答：微处理器的主要性能指标如下表所示性能指标参数含义示例字长内部处理二进制数的位数8,16,32,64主频处理器核心工作频率100MHz,3.2GHz外频外部总线的核心频率（基准频率）33MHz,66MHz,100MHzFSB频率前端总线频率266MHz,533MHz,800MHz,1330MHz工作电压处理器核心工作电压5V，3V，1.8V，1.2V制造工艺指管子之间的最小线距0.13m,90nm,65nm,45nm地址线宽度处理器外部地址线条数，决定物理地址空间2m20,32,36数据线宽度处理器外部

2、数据线条数，决定对外访问能力8位，16位，32位，64位协处理器是否内置协处理器，性能如何X87流水线技术流水线级数5级，12级，14级，20级，31级等超标量结构多条指令流水线，含流水线级数1个,2个，3个,4个，8个L1/L2/L3 Cache一级/二级/三级高速缓存8KB,16KB,512KB,4MBSIMD单指令处理多个数据的能力MMX,SSE,SSE2,SSE3,SSSE3,SSE4核心架构处理器采用的核心架构类型P5,P6,NetBurst,Core功耗反应处理器消耗的功率功耗动态电容×电压×电压×频率50W,25W等公式（21）: 性能核心频率

3、15;每个周期执行指令的条数说明，微处理器的性能的提高不仅取决于工作频率，还依赖每周期执行指令的条数。新的处理器代替老的处理器，就是根据这一性能公式来提高它的性能的。即或单独提高频率，或单独增加每周期执行指令的条数，或既提高频率又增加每周期执行指令的条数。由于核心频率的提高是有限制的，因此从Cure系列开始注重提高每个周期指令执行的条数来提高性能。2-2简述微处理器的工作方式、各工作方式的含义和区别是什么?它们之间是如何切换的？答：1.五种工作方式：实地址方式、保护虚地址方式、虚拟86方式、系统管理方式以及IA-32E方式。2.含义：(1)实地址方式是指处理器工作在8086/8088编程环境下

4、的工作方式。(2)保护地址方式，又称保护虚地址方式，简称保护方式，是真正发挥处理器潜能的一种工作方式。所谓保护是指在执行多任务操作时，对不同任务使用的不同存储空间进行完全隔离，保护每个任务顺利执行。(3)虚拟86方式是指一个多任务的环境，即模拟多个8086的工作方式。在这个方式之下，处理器被模拟成多个8086微处理器同时工作。(4) 系统管理方式（SMM）是为实现特定功能及系统安全提供的一种工作方式，SMM的功能主要包括电源管理以及为操作系统和正在运行的程序提供安全性。SMM最显著的应用就是电源管理。以上四种方式是IA-32所有处理器所具有的工作方式。 (5)从后期的P4到以Core为核心的处

5、理器开始支持64位扩展技术，引入了IA-32E工作方式。在这种方式下，处理器支持两种模式即兼容的工作方式（兼容IA-32处理器的方式）和64位工作方式。在兼容模式下，允许在64位操作系统下运行原来的16位和32位应用程序，可使用前缘REX访问64位数据，最大支持的32位地址空间，而在64位方式下，采用EM64T技术，支持64位操作，同时支持36位的地址（从Pentium Pro开始处理器的外部地址线就提供36条），支持64位线性地址，默认的地址空间为64位，默认的数据宽度为32位，指令允许32/64地址和32/64数据的混合使用，因此又把 Core为核心的处理器称为32/64处理器，与真正64

6、位处理器有区别，可称之为具有64位功能的32位处理器。3.工作方式的相互转换如下图所示。2-3 IA-32E方式兼容模式和64位模式下，Cure 2 Duo系列处理器能够寻址的物理地址空间分别有多大？为什么把具有IA-32E模式的处理器称为32/64位处理器，而不直接称为64位处理器？ 答： （1）具有IA-32E工作方式处理器在兼容模式下，最大支持的32位地址空间，而在64位方式下，采用EM64T技术，支持64位操作，同时支持36位的物理地址，支持64位线性地址，默认的地址空间为64位。（2）由于具有IA-32E方式的处理器默认的数据宽度为32位，指令允许32/64地址和32/64数据的混合

7、使用，因此又把 Core为核心的处理器称为32/64处理器，与真正64位处理器有区别，可称之为具有64位功能的32位处理器。2-4 为什么要引入流水线技术？什么是超标量结构？说明从80486到Cure 2 Quard处理器所具有的指令流水线的条数、级数以及单周期可执行简单指令的条数。答：引入流水线技术目的就是提高指令的执行效率，超标量结构是指具有两条及以上指令流水线的处理器的结构。从80486到Cure 2 Quard具有的流水线级数、流水线条数及单周期执行简单指令的条数如下表所示。处理器80486PentiumPentium ProPentiumIIPentiumIIIPentium4Cur

8、e 2 DuoCure 2 Quard流水线级数5512121220(478)31(775)1414流水线个数123333(2个倍速)4×24×4单周期执指条数123335 (12×2)8162-5 到目前为止，Intel基于个人计算机的微处理器有哪些核心架构，其各自的突出特点有哪些？答： Intel微处理器的核心体系结构：80X86架构（8086/8088、80286、80386和80486）、P5架构（Pentium、MMX Pentium）、P6架构（Pentium Pro、Pentium和Pentium ）、NetBurst架构（Pentium 4）和Co

9、re架构（Pentium Dual-Core、Core 2 Duo、Core 2 Quad和Core 2 Extreme等）。80X86架构基本采用CISC（复杂指令集计算机）技术，从8086/8088内部的2个独立而又相互配合工作的部件，到80286增加到4个部件，开始支持保护方式；进入32位时代，80386内部增加到6个部件，开始虚拟86方式，支持虚拟存储器和，到了80486内部增加到8个部件，开始支持影子内存，并增加了Cache部件和浮点运行部件。处理器内部并行操作的部件不断增多，主频不断提高，新技术不断融入，是不断适应新的要求发展起来的微处理器架构。8086/8088字长是16位的In

10、tel体系结构，而80386和80486却是32位的Intel体系结构，称为IA-32。P5架构采用RISC与CISC相结合的技术，采用两条指令流水线，外部数据线首次采用64条，数据Cache和指令Cache开始分离，首次采用分支指令预测功能，使效率大大提高。P6架构采用三条指令流水线，Cache扩大，并引入二级Cache，大大地加快了数据读取和命中率，提高了性能，支持多媒体扩展技术MMX。NetBurst架构首次采用快速执行引擎，使简单ALU速度加倍，采用超级流水线技术（20级，31级），先进的动态执行，创新的Cache 子系统（Trace Cache上），超标量发射以实现并行性，扩充的可重

11、命名的硬件寄存器，支持更新的多媒体扩展指令等。Core 微架构拥有双核心、64位指令集、4发射的超标量体系结构（核心特点）和乱序执行机制等技术，支持36位的物理寻址，支持 Intel 所有的扩展指令集。Core 微架构的每个内核拥有L1指令Cache、双端口L1数据Cache，2个内核共同拥有共享式二级缓存。Core架构采用了每条超级指令流水线14级，其流水线效率大幅度提升。全新的整数与浮点单元，Core具备了3个64位的整数执行单元，每一个都可以单独完成的64位整数运算操作，即Core能够在一个周期内同时完成3组64位的整数运算。2-6 8086/8088微处理器由哪两个关键部分组成，其功能

12、主要包括哪些？说明二者是如何配合工作的。答：（1）组成：8086/8088由两个既相互独立，又相互配合，并行操作的重要部件组成总线接口部件BIU和执行部件EU组成。（2）总线接口部件BIU的功能：负责微处理器内部与外部（存储器和I/O接口）的信息传递。BIU完成的主要任务包括：取指令、传送数据以及计算物理地址；执行部件EU的功能：主要功能简单地说就是执行全部指令。EU完成以下几个主要任务：指令译码、执行指令、向BIU传送地址信息以及管理通用寄存器和标志寄存器。（3）配合工作：只要指令队列不满，则BIU就去取指令，只要指令队列有指令，EU就执行指令，二者同时进行。EU向BIU指供地址信息，BIU

13、计算物理地址，并指向目标地址并取数据或指令或送数据到目标地址，而EU负责运算和处理。BIU和EU既相互独立又相互配置并行流水作业。2-7 80286由哪几个主要部件组成?各自的功能是什么？与8086有什么不同？答：1.组成：80286微处理器内部共有四个功能部件：地址部件 AU、总线部件BU、指令部件IU和执行部件EU。2.功能：(1)总线部件BU负责内外信息交换；（2）指令部件IU负责从预取队列中取代码并进行译码，然后放入3条指令的指令队列中；（3）地址部件AU负责物理地址的生成；（4）执行的EU负责指令的执行。3.与8086的不同点：（1）地址线条数不同，因此寻址空间不一样（8086：20

14、条寻址1MB，8028624条寻址16MB）（2）内部结构不同，比8086多了两个部件,同时多了一个指令队列（已译码的指令队列）（3）速度提高（8086:5MHz,80286:16MHz）（4）多了一种工作方式，支持多任务中，虚拟内存，寻址方式不同2-8 80386与80286相比内部由几个主要部件组成？各部件的功能是什么?答：1.组成：6个部件：总线部件BU、指令预取部件IPU、指令译码部件IDU、执行部件EU、分段部件SU和分页部件PU。2.功能：(1) 总线部件BU：提供与外部（存储器以及I/O）的接口环境（地址线、数据线和控制线的驱动等）。在80386内部，指令预取部件要从存储器中取指

15、令、执行部件在执行指令时要访问存储器或I/O，分页部件形成物理地址后，都要发出总线周期的请求，BU会根据优先级对这些请求进行仲裁，从而有序地服务于多个请求，并产生相应的总线操作所需要的信号，包括地址信号、读/写控制信号等。BU还提供了与协处理器如80387或 80287的接口。（2）指令预取部件IPU通过BU按顺序向存储器取指令并放到16个字节的预取指令队中，为指令译码部件提供有效的指令。（3）指令译码部件IDU从预取指令队列中取出原代码后进行译码，并将译码好的指令存放在3条指令的队列中，送给执行部件。（4）执行部件EU包括ALU以及64位的桶形移位寄存器和8个32位的通用寄存器及保护检测电路

16、等，EU从IDU中取出已译码的指令后，立即通过控制电路产生各种控制信号送到内部各个部件，从而执行了该指令。在执行指令的过程中，向分段部件发出逻辑地址信息，并通过BU与外部交换数据。（5）分段部件SU将EU送来的两路32位有效地址(包括逻辑地址48位：16位选择子和32位段内偏移地址)通过描述符的数据结构形成32位的线性地址。（6）分页部件PU接收到线性地址后，通过两次页转换将其变换为实际的32位物理地址。2-9 简述P5架构的Pentium处理器的结构特点。答：(1) 与80X86系列微处理器兼容(2) RISC型超标量结构：两条指令流水线（UV）(3) 高性能的浮点运算器(4) 双重分离式高

17、速缓存：将指令高速缓存与数据高速缓存分离，各自拥有独立的8KB高速缓存，使其能全速执行，减少等待及传送数据时间。(5) 增强了错误检测与报告功能：内部增强了错误检测与报告功能，特别引进了在片功能冗余检测（FRC），并采用了一种能降低出错的六晶体管存储单元。(6) 64位数据总线：使用64位的数据总线(80386/80486为32位)。(7) 分支指令预测：处理器内部采用了分支预测的技术，大大提高了流水线执行效率。(8) 常用指令固化及微代码改进(9) 系统管理方式：在实地址方式、保护方式、虚拟86方式的基础上，增加了SMM（系统管理方式）。2-10 Pentium处理器的和两条指令流水线的功能

18、是什么？主频为100MHz的Pentium处理器，最快执行两条指令的时间为多少ns？答：（1）U流水线主要用于执行复杂指令，而V流水线只能执行简单指令。（2）最快执行两条指令的时间是一个时钟周期，100MHz主频其一个时钟周期为1/100 (us)=10ns。2-11简述Pentium处理器的BTB的功能。答：BTB（分支目标缓冲器）可对分支指令进行预测，目的是提高流水线执行效率。在Pentium微处理器中，使用了BTB预测分支指令，这样可在分支指令进入指令流水线之前预先安排指令的顺序，而不致使指令流水线的执行产生停滞或混乱。2-12 简述P6架构的处理器的主要特点，基于该架构的Pentium

19、II和PentiumIII特点如何？答：1.架构的主要特点如下：（1）三条超标量指令流水线，每条12级超流水线（细分也可认为14级），使一个时钟周期内可同时执行三条简单指令。（2） 5个并行处理单元：两个整数运算部件，一个装入，一个存储，1个浮点运算部件（FPU）。（3）8KB两路相关指令高速缓存，8KB四路相关数据高速缓存。（4）专用全速总线上的二级高速缓存与微处理器紧密相联。（5）事务处理I/O总线和非封锁高速缓存分级结构。（6）错序执行，动态分支预测和推理执行。2. Pentium II处理器的显著特点有：（1）双重独立总线（DIB）体系结构能同时使用具有纠错功能的64位系统总线和具有可

20、选纠错功能的64位Cache总线。（2）多重跳转分支预测通过多条分支预测程序执行，加快了工作向处理器的流动。（3）数据流分析分析并重排指令，使指令以优化的顺序执行，与原始程序的顺序无关。（4）指令推测执行通过预先查看程序计数器PC并执行那些将要执行的指令，提高了速率。（5）采用Intel MMX技术包括了57条增强的MMX指令技术，可处理视频、声频及图像数据。Penitum 与Pentium 相比，主要参数特点如下：（1）主频450MH以上到1.1GHz（2）总线频率100MHz/133MHz（3）新增加70条SSE指令（4）2.0V供电，0.25到0.18微米工艺制造（5）32KB的L1以主

21、频速度工作，512KB的L2以主频一半速度工作2-13 简述NetBurst架构由哪几大部分构成，各部分的功能是什么？答：1.组成：NetBurst 微体系结构可分为前端流水线、动态执行引擎、整数浮点执行单元、存储器子系统4大部分。2.功能：（1）前端流水线：负责向高带宽的乱序执行内核，按照原程序顺序供给译码后的指令。（2）动态执行引擎：是一个强大的、乱序(outoforder) 推测(speculative) 执行引擎，包括分配、重命名、调度与撤退功能。执行内核的乱序能力是并行处理的关键。乱序使得处理器可在一个多达126 条指令的很大的指令窗口内重新排序指令，同时可分配48 个loads 和

22、24 个stores 操作。（3）整数和浮点部件负责整数运算和浮点运算：执行单元是指令实际被执行的地方。NetBurst 中，多数流水线可每周期执行一个新的微操作，许多ALUs 指令可每周期执行2 条。用于执行整数操作的部分包括低延迟ALUs、复杂整数执行单元、loads 和stores 地址生成单元，以及1 级数据高速缓存。用于浮点(x87) 、MMX、SSE和SSE2 的操作由两个浮点执行部件完成。执行单元还包括存储数据操作数的寄存器文件。整数和浮点分别有一个128 入口的寄存器文件。每个寄存器文件还具有旁路网络。以便不经写入寄存器而给新的相关微操作提供刚刚完成的结果。（4）存储器子系统负

23、责信息的存储：包括二级Cache和系统总线。二级Cache包含在Trace Cache和一级数据Cache中未命中的指令与数据。2-14 NetBurst架构中的Trace Cache主要特色是什么？答：Trace Cache的主要特色是解决了NetBurst 微体系结构在高速流水下译码从目标处所取得的指令的延迟以及由于分支指令或分支目标处于高速缓存器中而浪费的译码带宽这两个主要问题。 2-15 Pentium 4处理器，一个时钟周期内可执行多少条简单？如果3.0GHz的Pentium 4执行9条简单指令，最快需要多长时间执行完？答：P4内部有一个复杂指令流水线和两个快速流水线，快速流水线倍速

24、工作，因此每个时钟可执行5条简单指令。3GHz对应的周期为1/3ns,9*1/3=3ns即9条指令最短可在3ns内执行完毕。2-16 简述Core架构的主要特征以及主要技术特点。答：1.主要技术特征（1) 前端总线频率667MHz/800MHz/1066MHz/1333MHz（2) 制造工艺为65nm、45nm（3) 4个超标量指令流水线，每个流水线14级（4) 支持EM64T（支持64位指令集）与SSE3/SSSE3/SSE4指令集，以及VT虚拟化技术（5) 双核心架构，两个核心共享2MB/4MB/6MB/8MB/12MB二级缓存（6) 每个核心各内建32kB指令缓存与32kB数据缓存（7)

25、 每个核心内建4组指令编译器（8) 支持微指令融合（Micro-Op fusion）与宏指令融合（Macro-Op fusion）机制（9) 外部数据线64条，地址线36条2.主要技术特点（1) 超强的4组指令编译器：Core架构采用了4组指令编译器，是Core微架构的最大特色，即能在1个时钟周期内编译4个x86指令。这4组指令编译器由3组简单编译器（Simple Decoder）与1组复杂编译器（Complex Decoder）组成。（2) 宽区动态执行：根据性能频率×每时钟周期的指令数的公式，要提升性能，如果在频率不变的情况下自然就是要增加每时钟周期指令数。而宽区动态执行（Int

26、el Wide Dynamic Execution）技术就是通过提升每个时钟周期完成的指令数，从而显著改进执行能力。即每个内核将变得更加“宽阔”，这样每个内核就可以同时处理更多的指令。（3) 智能内存管理：Core微架构为了弥补缺乏内存控制器、导致内存存取延迟较长的缺憾，Core微架构提供内存数据依存性预测功能，可在处理器将数据回存内存的同时，预测后继的加载指令是否采用相同的内存地址。如果不是，就可立即执行加载动作，无须等待该回存指令，这可大幅改善乱序执行（Out-Of-Order Execution）核心的效率，并缩短存取内存的延迟。（4) 智能电源管理：Core微架构的电源管理机制的设计，

27、使处理器内各功能单元并非随时保持启动状态，而是根据预测机制，仅启动需要的功能单元。在Core微架构上，新采用的分离式总线、数字热感应器以及平台环境控制接口等技术的实际效果，比以往模糊的省电效果要好得多。在处理器中最容易发热的位置，放置数字热量传感器（Digital Thermal Sensor），通过专门的控制电路，监控处理器的发热量以及运作模式，然后动态调整系统电压、系统风扇转速。（5) 高级智能缓存：Core微处理器架构的双核心共享4MB的L2缓存。采用共享L2除了缓存容量利用率外，还可以减少缓存数据一致性(Cache Coherence)对缓存性能所造成的负面影响。此外，因共享L2缓存，

28、两个核心的L1缓存可直接对传数据，无需通过外部的前端总线，进而改善性能。（6) 高级数字媒体增强：前面提到了“性能频率×每个时钟周期的指令数”这个新概念，而高级数字媒体增强也同样是为了提高每个时钟周期的指令数而诞生。高级数字媒体增强是一项可以显著提高执行SIMD流指令扩展（SSE）指令性能的特性。在Core架构中，支持MMX、SSE、SSE2、SSE3、SSSE3以及SSE4。（7) 虚拟化技术：虚拟化技术提供了支持虚拟化的扩展技术，这种虚拟化是一个广义的术语，通常是指计算元件在虚拟机器（Virtual Machine）上而不是真实机器上运行。虚拟化技术可以扩大硬件的容量，简化软件的

29、重新配置过程。处理器的虚拟化技术可以单处理器模拟多处理器并行，允许一个平台同时运行多个操作系统，并且应用程序都可以在相互独立的空间内运行而互不影响，从而显著提高计算机的工作效率。2-17 一个典型的Cure 2 Duo处理器一个时钟可以执行多少条简单指令？2.0GHz的Cure 2 Duo处理器在1ns内最快能执行多少条简单指令？答：由于Cure 2 Duo是典型的双核处理器，每个内核有4个译码器和相关执行单元，即有4条指令流水线，因此，单一时钟可执行简单指令4×28条；时钟频率2GHz即时钟周期为0.5ns，即要0.5ns内可执行简单指令8条，1ns/0.5ns×8=16

30、条，即2GHz的Cure 2 Duo可在1ns内指行16条简单指令。2-18 总结一下8086/8088到Cure 2 Duo处理器外部地址线、数据线条数、通用寄存器的位数以及所处的工作方式。各自的位长以及所能寻址的物理地址空间有多大？答：从8086到Cure 2 Duo的相关参数如下表所示表。2-19 Itanium系列处理器的主要特点有哪些？答：Itanium是Intel纯64位结构的处理器，其主要特点包括采用长指令字（LIW）、指令预测、分支消除、推理装入和其它一些先进技术从程序代码提取更多并行性。2-20 通过复位后寄存器的特点，说明各处理器复位后程序第一条指令存放的地址。答：复位后1

31、6位处理器8086/8088以及80286系统复位后内部除CS=FFFFH外，其余各寄存器全为0，段的起始地址为段寄存器的内容左移4位，因此复位后第一条指令的地址FFFF0H（CS×16+IP）。IA-32处理器复位后内部地址相关寄存器的状态为：EIP=0000FFF0H，CS=F000H，CS.BASE(代码段基地址)FFFF0000H，SSDSESFSGS0000H，其它段的段基地址均为0，GDTR00000000FFFFH,IDTR00000000FFFFH。即GDTR和IDTR描述的基地址全为0，界限均为FFFFH。LDTR0,对应的基地址为0,界限为FFFFH，IA-32处

32、理器复位后的第一条指令的地址为=段基地址偏移地址FFFF0000 + FFF0H = FFFFFFF0H。即808680286复位地址FFFF0H，80386Cure 2 Duo复位地址为FFFFFFF0H。2-21 简述IA-32处理器的寄存器与Intel 64处理器在IA-32E模式下寄存器结构的共同点和不同点。答：如表所示，共同点是具有相同的32位及以下寄存器，不同点IA32处理器没有64位寄存器即不支持64位操作，另外IA32E模式下没有AH、BH，CH，DH这4个8位寄存器，但多了SPL，BPL两个8位寄存器，IA32E模式下增加了R8R15这8位64位寄存器（还可作为32位RiD,

33、16位RiW和8位RiL寄存器使用，同时将原来所有的32位寄存器用R扩展到64位（RAX，RBX，RCX，RDX，RDI，RSI，RBP，RSP，RSP。寄存器类型IA-32寄存器IA-32E寄存器字节寄存器（8位）AH,BH,CH,DH,AL,BL,CL,DLAL,BL,CL,DL,DIL,SIL,BPL,SPL,R8LR15L字寄存器（16位）AX,BX,CX,DX,DI,SI,BP,SPAX,BX,CX,DX,DI,SI,BP,SP,R8WR15W双字寄存器（32位）EAX,EBX,ECX,EDX,EDI,ESI,EBP,ESPEAX,EBX,ECX,EDX ,EDI,ESI,EBP,E

34、SP,R8DR15D四字寄存器（64位）无RAX,RBX,RCX,RDX,RDI,RSI,RBP,RSP,R8R152-22 IA-32处理器的CR0、CR2、CR3和CR4的名称及功能是什么？CR0中与寻址有关的控制位有哪些？CR4中对于具有36条地址线的处理器有哪里相关控制位？答：（1）控制寄存器名称及功能如下表所示标识名称功能CR0机器状态寄存器存放处理器的状态和控制位，决定处理器的工作模式CR2页故障地址寄存器保存着发生页故障，产生异常中断之前所访问的最后一个页的线性地址。CR3页目录表基址寄存器保存着页目录表的物理基地址及两个属性CR4扩展控制寄存器CR4（从Pentium开始）包括

35、了几个结构的扩展并指示对特殊处理器性能的支持，36位物理地址及不同而大小的支持等（2）CR0与寻址有关的主要控制位有CR0.0（PE）保护允许，CR0.31（PG）分页允许CR4中与36位地址相关的控制位有：CR4.5（PAE）页地址扩展，对于基于36位地址的处理器，PAE=1允许使用36位地址，访问64GB的存储空间，PAE=0只有访问使用32位地址线，寻址4GB；CR4.7（PGE）页全局允许，针对基于36条地址线的处理器(P6开始引入)的页全局允许，PGE=1允许全局页特征，PGE=0禁止全局页特征；2-23 系统中有哪几个描述符表？各存放什么信息？描述表的地址存放在哪里？答：（1）In

36、tel微处理器有三个描述符表：全局描述符表GDT、局部描述符表LDT和中断描述符表IDT。（2）GDT是存放可供所有任务使用的，全局性的多个描述符的内存区域；LDT是存放包含一个任务专用的多个描述符的内存区域；IDT是存放中断描述符的内存区域。GDT和LDT各可容纳8K个描述符，IDT可容纳256个中断描述符。（3）描述符表地址是直接可间接地存放在相应的描述符表寄存器中，GDT表地址存放在全局描述符表寄存器（GDTR）中、LDT表地址存放在局部描述符表寄存器（LDTR）中，IDT表的地址存放在中断描述符表寄存器（IDTR）。2-24 什么是描述符缓冲寄存器，引入的目的是什么？答：（1）描述符缓

37、冲寄存器是存放段描述符等参数的内部高速缓冲寄存器，是处理器内部对描述符这种数据结构的硬件支持。（2）目的是减少寻址时对内存的访问次数。段描述符缓冲寄存器由段基地址、段界和访问权构成，这些参数已在段描述符中描述。2-25 Intel处理器所支持的数据类型有哪几种？简述Pentium和Cure 2处理器各自支持的数据类型。答：（1）数据类型如表所示，有字节、字、双字、四字和双四字， 处理器数据类型127646332311615870所有处理器字节（Byte）字节所有处理器字(Word)高字节低字节80386Cure 2双字(Double Word)高字低字80486Cure 2四字(Quard Q

38、ord)高双字低双字PIIICure 2的SSE指令使用双四字(Double Quard Word)高四字低四字（2）如表所示,Pentium处理器支持的数据类型包括字节、字和双字，Cure 2支持的数据类型包括字节、字、双字、四字。对于SSE处理，则Cure 2还支持双四字。2-26 已经从内存1FF00000开始存放12H, 34H, 56H, 78H, 90H, ABH, CDH, EFH, 11H, 22H, 33H, 44H, 55H, 66H, 77H, 88H，99H,00H,AAH,BBH,CCH,DDH,EEH,FFH，试说明从1FF00000H开始取一个双四字的值，从1FF

39、00008H开始取双字的值，以及从1F00010H开始取四字和一个字的值。解：从1FF00000H开始的双四字的值8877665544332211EFCDAB9078563412H从1FF00008H开始的双字的值44332211H从1FF00010H开始的四字的值FFEEDDCCBBAA0099H从1FF00010H开始的一个字的值0099H2-27 简述处理器时钟与总线时钟、外部时钟及其关系。答：处理器时钟是指为处理器内部工作定时的时钟，通常称为内部时钟；处理器引脚上的由外部时钟发生器产生的，为协调外部工作的定时时钟称外部时钟或总线时钟，因为外部（存储器或I/O）是通过外部总线连接而形成系

40、统的，因此又称为系统时钟。即外部时钟、总线时钟以及系统时钟是一个概念，外部时钟决定处理器时钟，只不过不同处理器，其内部对外部时钟的处理方式不同，这样不同处理器其外部时钟与内部时钟的关系是不一样的，有的是同频，有的是分频（早期），有的却是倍频关系。2-28 对于8086最小模式填写下列表格对应的操作指令示例0001读I/O接口IN AL,DX0101读存储器MOV AL,SI1010写I/O接口OUT DX,AL1110写存储器MOV DI,AL2-29 8086/8088的外部时钟接5MHz，试问在RESET引脚需要多少uS时间的高电平，系统才能复位，复位后8086/8088内部的状态如何？在

41、读内存时如果需要插入2个等待周期，这2个等待周期的位置如何？如果该内存单元54300H中的数据为3AH，54301H中的数据为B6H，读内存这一个字需要多少uS的时间？试画出读取由54300H开始一个字的时序图。答：（1）8086/8088需要至少4个时钟周期才可复位，每个时钟周期为1/5us，因此在RESET引脚需4×1/5=0.8us的时间才能复位，复位后除CSFFFFH外，其它寄存器全为0,指令队列也清除（2）插入的等待周期在T3和T4之间（3）读内存在插入2个等待周期时需要426个时钟周期的时间即6×1.2=7.2us物理地址54300H，高4位地址为5（0101B

42、），低16位地址为4300H，数据B63AH，因此对应读时序如图所示。2-30 对于80386Pentium处理器，填写下表。操作类型指令示例001读I/OIN AX,DX011写I/OOUT DX,AX100读存储器代码无101读存储器数据MOV AX,SI111写存储器数据MOV DI,AX2-31在80386/80486处理器引脚上没有A1和A0这两个低地址线，PentiumCure 2没有A2,A1和A0系统靠什么确定最低位地址的？它们是怎样对存储器访问控制的？答：（1）80386/80486处理器的地址线A1和A0隐含在存储体的选择信号中，由它们决定，而Pentium IICure

43、2它们的A2、A1和A0隐含在中。（2）对于80386/80486外部数据线有32条，因此有4个8位的存储体，对应4个选择信号，对应D31D24存储体、对应D23D16存储体、对应D15D8存储体、对应D7D0存储体；对于PIICure 2外部数据线有64条，因此有8个8位的存储体,分别有8个选择信号来控制存储体的选择，其中对应D63D56存储体、对应D55D48存储体、对应D47D40存储体、对应D39D32存储体、对应D31D24存储体、对应D23D16存储体、对应D15D8存储体、对应D7D0存储体。2-32在非流水线方式下，如果80386的CLK2=60MHz，去访问70ns的内存，是

44、否需要等待周期？访问32位的数据至少需要多少时间？如果Pentium的CLK=100MHz，存储器最多是多少ns（存储周期）才能使访问存储器而无需等待周期？如果内存条是50ns， 需要插入多少ns的等待周期？答：（1）在非流水线方式下，由80386的总线访问时序如图2.29可知，一次访存操作总线周期需要两个状态T1和T2,第个状态需要两个CLK2时钟周期，因此CLK260MHZ时需要1/60×4(us)=66.667ns，因此在访问70ns的内存时需要插入1个等待周期，即以1/60(4+1)=83.333ns的速度去访问70ns的存储器是可行的（访问速度不能超过存储器的速度）（2）非

45、流水线方式下的Pentium处理器需要两个状态T1和T2,每个状态为一个时钟周期，因此100MHz的时钟对应的总线周期为1/100×20.02us=20ns,因此存储器速度最多为20ns才能在访存时无需等待周期。（3）如果内存为50ns，则需要502030ns的等待时间。2-33与80386Pentium处理器不同，Pentium IIPentium 4以及Cure 2等具有36条地址线的处理器决定总线操作的关键引脚由哪些？存储器和I/O的体选择信号由什么决定？答：对于具有36条地址线的处理器，不再使用W/R等访问外部总线，而是采用请求信号REQ4:0编码确定总线操作的类型，其关系如

46、表所示。操作类型对应外部信号00000延时反应01000中断响应（第2个时钟） 01001特殊事务（第2个时钟） 10000读I/O 10001写I/O 0X010读存储器XX011写存储器XX100读存储器代码XX11 0读存储器数据XX101写存储器 (回写)XX111写存储器 (写到底)存储体的选择信号与地址线是复用的，是由地址总线在寻址阶段的第二个状态产生的，而不是单独引脚，时序如图所示。2-34 主频为2GHz的Cure 2系列处理器，如果总线频率BCLK333MHz，则访问四个64位数据，最快需要多长时间（ns）？答：对于Cure 2处理器，决定访问存储器速度的是前端总线频率FSB

47、,2GHz的Cure 2，其总线频率为BCLK=333MHz，可知其FSB4×3331332MHz(333MHZ实际是333.33MHz因此可算出FSB1333MHz)，1个64位数据的访问需要一次FSB总线周期，则4个64位的数据需要4/1333(us)3ns.2-35 对于IA-32或Intel 64处理器采用16位运算（用16位寄存器），求以下运算结果及相应各标志位：(1) 5439H+4567H (2) 2345H+5219H (3) 54E3H-27A0H (4) 1A9FH+E561H解：（1）5439H+4567H=99A0H0101 0100 0011 1001+ 0

48、100 0101 0110 01111001 1001 1010 0000AF=1,PE=1,ZF=0,CF=0,OF=1,SF=1(2)2345H+5219H=755EH0010 0011 0100 0101+ 0101 0010 0001 10010111 0101 0101 1110AF=0,PE=1,ZF=0,CF=0,OF=0,SF=0(3)法1直接相减54E3H-27A0H=2D43H0101 0100 1110 0011- 0010 0111 1010 00000010 1101 0100 0011AF=0,PE=0,ZF=0,CF=0,OF=0,SF=0法2变减为加54E3H-

49、27A0H=54E3+D860H=2D43H0101 0100 1110 0011+ 1101 1000 0110 00001 0010 1101 0100 0011AF=0,PE=0,ZF=0,CF=1,OF=0,SF=0(4)1A9FH+E561=0000H0001 1010 1001 1111+ 1110 0101 0110 00011 0000 0000 0000 0000AF=1,PE=1,ZF=1,CF=1,OF=0,SF=02-36 8086/8088,80386,80486,Pentium,Pentium Pro,Pentium II,Pentium III,Pentium 4

50、,Cure 2内部通用寄存器的位数、段寄存器的位数、外部地址线和数据线的条数分别为多少?求其寻址范围及带符号数表示范围。答：相应参数见下表所示。2-37 从8086Pentium哪些控制引脚一直保持不变？而从Pentium IICure 2 这些引脚是如何安排的？答：通过比较处理器的外部引脚可知从8086到Pentium，他们的外部中断引脚是没有变化的，均为INTR（可屏蔽中断输入）和NMI（不可屏蔽中断输入）；从PentumIICure 2引入了LINT0和LINT1两个高级可编程控制器APIC的本地中断输入引脚代替INTR和NMI引脚，当禁止APIC时，LINT0=INTR，LINT1=N

51、MI。2-38 Cure 2是节能型的处理器，解决了高性能与低能耗的问题，从引脚上看哪些引脚与节能有关？答：Cure 2一个主要的贡献就是节能，从引脚上看，为了降低功耗，Cure系列处理器引入了休眠输入引脚、深度休眠输入引脚以及纵深深度休眠输入引脚。为低电平进入休眠状态，在休眠状态下，处理器停止提供内部时钟信号到内部所有部件，仅保留锁相环在工作，对测试和中断均不响应，仅对复位信号响应。为高电平结束休眠状态，重新提供时钟给内部各部件；在休眠状态下，如果为低电平，则自动由休眠状态转到深度休眠状态，在深度休眠状态下，如果为低电平，则又转换成纵深深度休眠状态。休眠状态、深度休眠状态以及纵深尝试休眠状态

52、的引入为降低能耗提供了支持。2-39 8086/8088、80286以及80386Cure 2复位后，程序第一条指令存放的物理地址为多少？该地址位于什么区域？（ROM还是RAM）答：8086/8088、80286复位后程序第一条指令存放的物理地址为FFFF0H，位于ROM区，80386Cure 2 第一条指令的物理地址为FFFFFFF0H，同样位于ROM区，在该处存放一条无条件的转移指令指向系统初始化程序入口。2-40简述段基址、偏移地址、逻辑地址和物理地址的含义及其相互关系。答：段基址是该段物理地址的起始地址或首地址，偏移地址指的是离段基的偏移量，将存放在段寄存器中的内容与偏移地址合称为逻辑

53、地址，通常用段寄存器内容:偏移地址表示逻辑地址。在实地址方式下，逻辑地址包含了段地址（20位段起始物理地址的高16位）和偏移地址，在保护方式下逻辑地址包含了段选择子（决定起始物理地址存放位置）和偏移地址。物理地址可由逻辑地址来决定，物理地址段基址偏移地址。只是段基址在不同模式下的求法不同。2-41为什么要对存储器进行分段管理，最大段是多少，最小段为多少？对段的管理有哪几种模式?答：分段管理的目的是为了段与段之间的隔离和保护而互不影响。对于实地址方式，最大段为64KB，最小段为16字节（因为每个段基址段寄存器内容×16）；对于保护方式，最大段取决于处理器的地址线条数等因素，32条地址线

54、的处理器最大段4GB，最小段为1字节（段界可设置为0,即一个字节大小的段）。对段的管理通常有基本的平面模式、保护的平面模式、多段模式、IA-32E模式的段、分页和分段模式。2-42实地址方式下，当CS=2020H时，物理地址为24200H，则当CS=4320H时，物理地址应转移到什么地方？答：实方式下CS2020H，则代码段基址20200H，物理地址段基址偏移地址24200H，所以偏移地址24200H20200H4000H，当CS4320H时，段基址43200H，物理地址43200H4000H47200H。2-43 内存数据如下表所示，指出实地址方式下，执行下列程序段后AX中的值。MOVAX,

55、1100HMOVDS,AXMOV BX,200HMOV AX,BX+62H表2.26 题2-43和2-50表（内存数据分布情况）地址数据地址数据地址数据：00011267H 00H00011237H00H00001007H00H00011266H70H00011236H01H00001006H40H00011265H 00H00011235H11H00001005HF2H00011264H01H00011234H47H00001004H01H00011263H 75H00011233H32H00001003H00H00011262H39H00011232H30H00001002H00H00011261H2AH00011231H30H00001001H1FH00011260H00H00011230H39H00001000HFFH解：从程序段知DS1100H，有效地址200H62H262H，因此物理地址11000H262H11262H，11262H开始的一个字为7539H，所以AX7539H2-44 IA-32处理器描述符中所含有的基地址为089C0000H，段界限为0003FH，求（1）G=0时该描述符所