数字通信系统的仿真与实现基于单片机的位同步信号的提取

1、西南石油大学“通信工程xxxx级专业综合实践”报 告 报告题目 ： 数字通信系统的仿真与实现 基于单片机的位同步信号的提取学 院 ： 电气信息学院作 者 ： 联系方式 ： 辅导老师 ： 完成日期 2016 年 1 月 10 日 目 录摘要11、设计题目22、设计要求23、设计原理23.1硬件设计原理33.2软件设计原理33.3 性能指及算法 54、主要芯片74.1 AT89C51简介74.1.1 AT89C51单片机硬件结构74.1.2 AT89C51芯片引脚及功能74.2 uA741芯片简介84.3 LM393芯片简介94.4 74HC14D芯片简介95、软硬件实际设计105.1硬件电路及仿

2、真105.1.1 过零检测及比较电路 105.1.2 延时电路 115.2软件编程及仿真116、总结13参考文献13实践结果16摘要同步是通信系统中一个重要的实际问题。在通信系统中，同步功能会降低情况下通信系统的功能降低，甚至使通信系统不能正常工作。因此，同步是信息可以传送校正的前提。本文提出了一种基于单片机的位同步信号提取技术。关键词: 位同步 数字鉴相器 通信系统 数控振荡器 Abstract Synchronization is a very important practical problem in the communication system. In the communica

3、tion system, reducing synchronous function would case communication system function to lower, even making the communication system can't work normally. Therefore ,synchronous is the precondition that the information can be transferred corrected. This paper discusses an extraction technology of b

4、it synchronization signal based on single-chip.Key words: bit synchronization; digital phase lock; communication system; single-chip1、 设计题目：数字通信系统的仿真与实现（基于单片机的位同 步信号提取）通信系统都包括一个发射器（TX）、一个接收器（RX）和传输介质。TX和RX使兼容于传输介质的信息信号得以传输，其中可能涉及到调制。一些系统 采用某种形式的编码来提高可靠性。将本文中讨论的信息视为不归零（NRZ）二进制数据。而传输介质可能是诸如非屏蔽双绞线（UTP）

5、或同轴电缆那样的铜电缆，光缆，或者是用于无线通信的无障空间。在所有情况下，信号都将被介质极大地削弱并叠加上噪声。噪声（而非衰减）通常决定着一种通讯介质是否可靠。2、 设计要求在数字通信系统中，发送端按照确定的时间顺序，逐个传输数码脉冲序列中的每个码元。而在接收端必须有准确的抽样判决时刻才能正确判决所发送的码元，因此，接收端必须提供一个确定抽样判决时刻的定时脉冲序列。这个定时脉冲序列的复频率必须与发送的数码脉冲序列一致，同时在最佳判决时刻（或称为最佳相位时刻）对接收码元进行抽样判决。可以把在接收端产生这样的定时脉冲序列称为码元同步，或称为位同步。实现位同步的方法和载波同步类似，有直接法和插入导频

6、法两种，本设计要求基于单片机实现对数字通信系统中位同步的提取，通过查找资料，确定一种实现方法，并完成相应的软硬件设计。此次试验采用直接法中的锁相环实现。3、设计原理数字通信系统接收端位同步提取通常采用如图3-1所示的数字锁相环DPLL(Digital Phase Locked Loop)。 图3-1 位同步提取数字锁相环DPLL包括3个部件：(1)数字鉴相器DPD(Digital Phase Ditector)比较接收码元与本地DCO输出的位同步时钟相位，输出反映相位差的数字信号。(2)数字环路滤波器DLF(Digital Loop Filter)对DPD输出相位误差数字信号滤波，去掉随机噪声

7、的影响，输出较准确的相位误差数字信号。(3)数控振荡器DCO(Digital Controlled Oscillator)是数字电路构成的振荡器，输出与接收码元相同速率的位同步时钟脉冲CLK，其相位受相位误差数字信号控制可提前或推迟，最后与接收码元相位锁定。3.1硬件设计原理DPD及DCO是构成数字锁相环必不可少的部件，DLF可视需要而加入。3个部件各由多种形式的电路组成不同的数字锁相环。最典型的数字锁相环为超前-滞后型数字锁相环，又称为微分整流型数字锁相环，在码速率不高时可由图3-2所示单片机系统实现。图中，边缘检测又称为过零检测，它将输入数据信号DK1放大整形后，再将其跳变沿(整形前的过零

8、点)变换为窄脉冲ZCD，送至单片机的外部中断输入端INT1。边缘检测中的延时电路可用几级门实现。微分整流电路与边缘检测电路具有相同功能。 图3-2 单片机实现位同步提取数字锁相环3.2软件设计原理该数字锁相环未用DLF。单片机内T0定时器及其中断服务程序实现DCO功能。 在DK1无跳变沿(无ZCD负脉冲)时，单片机不进入INT1中断服务程序，T0定时为输入码周期Tb。在DK1有跳变沿时，进入INT1中断服务程序，首先读取T0当前值与预期值(Tb/2时常数)，通过比较确定DCO相位与DK1数据跳变沿相位关系是超前或滞后，据此调整DCO相位。若DCO相位超前，则设置T0下周定时为Tb+，使DCO相

9、位推迟;若DCO相位滞后，则设置T0下周定时为Tb-，使DCO相位提前，最后实现DCO相位与DK1数据相位锁定。总之，INT1中断服务程序实现DPD及DCO控制功能，T0定时器及其中断服务程序实现DCO功能。INT1、T0中断服务程序框图如图3-3所示，主程序完成2个中断源初化及其他初始化后就踏步。以上各对应的波形图如图3-4所示。 图3-3 INTl中断服务程序和T0中断服务程序位同步提取数字锁相环由CPU2实现，其P1.4输入的控制信号MSKC来自CPU1,由工作方式决定：在FSK/MSK工作方式时，MSKC=1;在GMSK/GFSK工作方式时，MSKC=0 3-4 对应波形3.3 性能指

10、标及算法对接收的随机数字信号，可近似认为两相邻码元中出现00、01、10、11的概率相等，其中有数据跳变的占一半。而对无DLF的数字锁相环而言，每发生数据跳变可调整相位一次，因此平均每2Tb s可调整相位一次，故同步建立时间为：有DLF的数字锁相环，调整相位的速率要比无DLF的低，故同步带比式(5)小。由式(1)、式(2)、式(5)可知，3个性能指标都取决于DCO周期调整步距：愈大，同步带愈大，同步建立时间愈短，但相位误差却增大了。所以应折中选取，在保证锁相环路能锁定(同步)的前提下，尽可能取小些，以减小相位误差。本设计采用单片机芯片实现数字电路相关器件，简化了相关器件复杂的逻辑电路设计，降低

11、了系统的功耗和成本，提高了系统的可靠性。实现位同步的方法很多，本文讨论的是采用数字锁相环技术来提取位同步信号。在位同步提取中，如何缩小同步建立时间、降低位误差及增大同步保持时间是好的位同步设计的努力方向。4、主要芯片4.1 AT89C51简介4.1.1 AT89C51单片机硬件结构AT89C51单片机的内部基本结构，如图4-1所示。 图4-1 AT89C51单片机硬件基本结构4.1.2 AT89C51芯片引脚及功能 AT89C51是一种带2K字节闪存可编程可擦除只读存储器的单片机。单片机的可擦除只读存储器可以反复擦除1000次。该器件采用ATMEL高密度非易失存储器制造技术制造，与工业标准的M

12、CS-51指令集和输出管脚相兼容。由于将多功能8位CPU和闪烁存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器，AT89C2051是它的一种精简版本。AT89C51单片机为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。外形及引脚排列如图4-2所示。 图4-2 AT89C51引脚图 各引脚功能: 1 主电源引脚 VCC：供电电压。 GND：接地。2 并行I端口引脚 P0口：P0口为一个8位漏级开路双向I/O口，每脚可吸收8TTL门电流 P1口：P1口是一个内部提供上拉电阻的8位双向I/O口 P2口：P2口为一个内部上拉电阻的8位双向I/O口 P3口：P3口管脚是8个带内部

13、上拉电阻的双向I/O口 P3口也可作为AT89C51的一些特殊功能口，如下所示： P3.0 RXD（串行输入口） P3.1 TXD（串行输出口） P3.2 /INT0（外部中断0） P3.3 /INT1（外部中断1） P3.4 T0（计时器0外部输入） P3.5 T1（计时器1外部输入） P3.6 /WR（外部数据存储器写选通） P3.7 /RD（外部数据存储器读选通） P3口同时为闪烁编程和编程校验接收一些控制信号。3 控制信号引脚 RST：复位输入 ALE/PROG：当访问外部存储器时，地址锁存允许的输出电平用于锁存地址的低位字节 4 时钟振荡电路引脚 XTAL1：反向振荡放大器的输入及内

14、部时钟工作电路的输入。 XTAL2：来自反向振荡器的输出。4.2 uA741芯片简介窗体顶端uA741通用高增益运算通用放大器,早些年最常用的运放之一.应用非常广泛。 图4-3 uA741引脚图 4.3 LM393芯片简介 LM393 是双电压比较器集成电路。输出负载电阻能衔接在可允许电源电压范围内的任何电源电压上，不受 Vcc端电压值的限制.此输出能作为一个简单的对地SPS开路(当不用负载电阻没被运用)，输出部分的陷电流被可能得到的驱动和器件的值所限制.当达到极限电流(16mA)时，输出晶体管将退出而且输出电压将很快上升。图4-4 LM393引脚4.4 74HC14D芯片简介 74HC14是

15、一款高速CMOS器件，74HC14引脚兼容低功耗肖特基TTL（LSTTL）系列。74HC14遵循JEDEC标准no.7A。74HC14实现了6路施密特触发反相器，可将缓慢变化的输入信号转换成清晰、无抖动的输出信号。图4-5 74HC14D引脚5、 软硬件实际设计5.1硬件电路及仿真5.1.1过零检测及比较电路 该电路前半部分为过零检测电路，利用uA741通用放大器产生一个12V电压，经过5.1V的稳压管后，形成正负5.1V的方波信号。为产生+5V的方波，需经过LM393比较器，即能输出该信号。图5-1 过零检测及比较电路 依据图5-1图在multism软件中画出电路，在函数发生器XFG1中输入

16、幅值为100mv的正弦波信号，经电路仿真得到对应的幅值为+5V的单极性非过零码。具体仿真结果对应图5-2。 5.1.2延时电路该电路前半部分为延时电路，74HC14D为施密特触发器，RC确定延时时间。电路后半部分为一个由与非门组成的同或门。经过过零电路与比较电路后，得到对应的单极性非过零码，即图5-3电路中的输入信号XFG1。、输入对应+5V单极性非过零码，经图5-3电路仿真，得到仿真结果如图5-4。 5.2软件编程及仿真依据软件编程设计原理，在keil软件中编程完毕，生成.hex文件。并利用ISIS 7 Professional单片机仿真软件绘出图5-5电路原理图。图51 普通计时流程图由于

17、上述硬件电路仿真在Multisim12中进行，而软件模拟仿真在ISIS 7 Professional中进行，相互之间都不具备完整的元件库，不能统一仿真，故在图5-5中添加一个500Hz的方波信号模拟窄带脉冲信号ZCD。最终采样效果如图5-6，实现了位同步。图52 定时器1程序 6、总结 这次课程设计的课题是数字通信系统的仿真与实现（基于单片机的位同步信号提取）。虽然上了通信原理课程，但是我们对锁相环位同步理论了解还是挺模糊的。这次课程设计让我们此有了更进一步的理解，对我们的学习也具有积极作用。整个设计通过了软件和硬件上的调试。我想这对于自己以后的学习和工作都会有很大的帮助。在这次设计中遇到了很

18、多实际性的问题，在实际设计中才发现，书本上理论性的东西与在实际运用中的还是有一定的出入的，所以有些问题不但要深入地理解，而且要不断地更正以前的错误思维。通过这次课程设计我也发现了自身存在的不足之处，虽然感觉理论上已经掌握，但在运用到实践的过程中仍有意想不到的困惑，经过一番努力才得以解决。参考文献1李建忠.单片机原理及应用M.西安:西安电子科技大学出版社，20072王章瑞.单片机原理实验指导书M.成都:西南石油大学通信教研室，20133樊昌信.通信原理M.北京:国防工业出版社，20064顾三春.电子技术实验M.北京:化学工业出版社，2009 附录：#include<reg51.h>#

19、include<intrins.h>sbit in_xinhao1=P32; /外部中断输入端口 ，此口默认sbit out_xihao=P00;/输出同步时钟端口int count=0;/用于产生周期延时int zhouqi=0;/延时的一个周期int shuju4=0; /采集下降沿的数据unsigned char j=0;int chazhi1=0;chazhi2=0;chazhi3=0;/延时函数，单位为3微妙void delay(void) /误差 0us _nop_(); /定时中断函数void InitTimer0(void) TMOD = 0x05; TH0 = 0x0FF; TL0 = 0x0FF; EA = 1; ET0 = 1; TR0 = 1;void main(void) InitTimer0(); TCON=0x01;/打开外部中断1,并且下降沿触发 IE=0x81; out_xihao=0;/初始化输出等于0 while(1) /自适应波特率，具有自动调节功能 c