数字电路第4章(5加法器)_2

1、第 四 章组合逻辑电路组合逻辑电路4.1 概述概述 4.2 组合逻辑电路的分析和设计组合逻辑电路的分析和设计 4.3 若干常用的组合逻辑电路若干常用的组合逻辑电路 4.4 组合逻辑电路中的竞争冒险现象组合逻辑电路中的竞争冒险现象 编码器 译码器 数据选择器（多路选择器）、数据分配器 加法器加法器 数值比较器4.3 常用的组合逻辑电路 MSI组合部件具有功能强、兼容性好、体积小、功耗低、使用灵活等优点，因此得到广泛应用。本节介绍几种典型MSI组合逻辑部件的功能及应用：加法器分类： 一位加法器一位加法器 多位加法器多位加法器 两个二进制数的加、减、乘、除运算，在计算两个二进制数的加、减、乘、除运算

2、，在计算机中都化为若干步加法运算进行机中都化为若干步加法运算进行. .因此，加法器是因此，加法器是构成算术运算器的基本单元。构成算术运算器的基本单元。一、一、1位加法器位加法器1.半加器半加器 半加器是只考虑两个半加器是只考虑两个1 1位二进制数相加，不考虑位二进制数相加，不考虑低位的进位。低位的进位。其真值表为：其真值表为：输出端的逻辑式为输出端的逻辑式为:输输 入入输输 出出A BSCO0 0000 1101 0101 101ABCOBABABAS逻辑电路及逻辑符号如图所示逻辑电路及逻辑符号如图所示:ABCOBABABAS逻辑电路逻辑电路逻辑符号逻辑符号2. 全加器全加器全加器除了加数和被

3、加数外，还全加器除了加数和被加数外，还要考虑要考虑低位的进位低位的进位。即。即:将对应位将对应位的加数的加数A，B和来自低位的进位和来自低位的进位CI三个数相加三个数相加,得到和得到和S、以及向高、以及向高位的进位位的进位CO. 真值表为真值表为:利用卡诺图，采用合并利用卡诺图，采用合并0的方的方法，输出端的逻辑式为法，输出端的逻辑式为: 输输 入入 输输 出出ABCI SCO000 00001 10010 10011 01100 10101 01110 01111 11)ICAICBBA(CO)IABCCIBACIBAICBA(S双全加器双全加器74LS183的内部电路：的内部电路：)()(

4、ICAICBBACOIABCCIBACIBAICBASS = (ABCI +ABCI + ABCI + ABCI ) = (ABCI +ABCI + ABCI +ABCI ) = (A B) CI + (A + B) CI = (A + B) CI + (A + B) CI = (A + B) CI = (A + B) + CI )BA(CIABACBCABCOII)BA(CIAB)BABA(CIABCBABCAABCOII全加器可由全加器可由两个半加器两个半加器和和一个或门一个或门组成：组成：)(BACIABCOCIBASABSCOCOCI（a）逻辑电路逻辑电路（b）逻辑符号逻辑符号ABCO

5、SCOCOCIABCOBABABAS半加器半加器的输出函数：的输出函数：全加器全加器的输出函数：的输出函数：二二 、多位加法器、多位加法器1.串行进位加法器（行波进位加法器）串行进位加法器（行波进位加法器） 下图所示电路为下图所示电路为4位全加器，由于低位的进位输出接到位全加器，由于低位的进位输出接到高位的进位输入，故为串行进位加法器。高位的进位输入，故为串行进位加法器。 两个多位二进制数相加，必须利用全加器，两个多位二进制数相加，必须利用全加器，1位二进制位二进制数相加用数相加用1个全加器，个全加器，n 位二进制数相加用位二进制数相加用n个全加器。只个全加器。只要要将低位的进位输出将低位的进

6、位输出CO接到高位的进位输入接到高位的进位输入CI。 串行进位加法器结构简单，但运算速度慢（串行进位加法器结构简单，但运算速度慢（每一每一位的相加结果都必须等到低位的进位产生以后才能建位的相加结果都必须等到低位的进位产生以后才能建立起来立起来,要经过要经过4级门的延迟时间级门的延迟时间）。应用在对运算速）。应用在对运算速度要求不高的场合。度要求不高的场合。iiiiiiiiiiiiCIBABACOCIBASCOCI)()()()()(1输出逻辑式为：输出逻辑式为：2. 超前进位加法器超前进位加法器 为了提高速度，若使进位信号不逐级传递，而为了提高速度，若使进位信号不逐级传递，而是运算开始时，即可

7、得到各位的进位信号，采用这是运算开始时，即可得到各位的进位信号，采用这个原理构成的加法器，就是超前进位（个原理构成的加法器，就是超前进位（Carry Lookahead）加法器，也成快速进位（）加法器，也成快速进位（Fast carry）加）加法器。法器。1111110011101010100110110010100110000000COSCIBA输输 出出 输输 入入 由全加器真值表可知，由全加器真值表可知，高位的进位信号高位的进位信号CO的产生的产生是在两种情况下：是在两种情况下： 在在AB1； 在在A+B=1, 且且CI = 1。故向高位的进位信号为故向高位的进位信号为:iiiiiiCI

8、BABACO)()(设设GiAiBi为进位生成函数，为进位生成函数，Pi AiBi为进位传递函数，为进位传递函数，则上式可写成则上式可写成:0021012121122211111)()()()()(CIPPPPGPPPPGPPGPGCIPGPPGPGCIPGPGCIPGCOiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCIBAS)(和为：和为：iiiiiiiiiiiiCIBABACOCIBASCOCI)()()()()(1COCOi 与与S Si 仅仅仅仅是输入是输入A Ai 、B Bi的函数的函数74LS283就是采用这种就是采用这种超前进位的原理构成的超前进位的原理构成

9、的4 位超前进位加法器，位超前进位加法器，其内部电路如图所示其内部电路如图所示超前进位加法器提高超前进位加法器提高了运算速度，但同时了运算速度，但同时增加了电路的复杂性，增加了电路的复杂性，而且位数越多，电路而且位数越多，电路就越复杂。就越复杂。超前进位加法器超前进位加法器：74LS283相加结果读数相加结果读数为为 C3S3S2S1S04 4位二进制加位二进制加数数B 输入端输入端 4 4位二进制加位二进制加数数A输入端输入端低位片进位输入端低位片进位输入端“本位和本位和”输出输出端端向高位片的向高位片的进位输出进位输出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1

10、S0C374LS283逻辑符号逻辑符号三三 、用加法器设计组合逻辑电路、用加法器设计组合逻辑电路 全加器除了作二进制加法外，还可以做全加器除了作二进制加法外，还可以做乘法运乘法运算算、码制变换码制变换、及实现、及实现8421BCD码的加法运算码的加法运算等。等。 如果能将要产生的逻辑函数能化成如果能将要产生的逻辑函数能化成输入变量与输入变量与输入变量相加，或者输入变量与常量相加，输入变量相加，或者输入变量与常量相加，则用加则用加法器实现这样逻辑功能的电路常常是比较简单。法器实现这样逻辑功能的电路常常是比较简单。例例1: 试用一位全加器完成二进制乘法功能试用一位全加器完成二进制乘法功能以两个两位

11、二进制数相乘为例以两个两位二进制数相乘为例:A = A1 A0 B = B1 B0P = AB = A1A0 B1B0P0 = A0 B0P1 = A1 B0 + A0 B1P2 = A1 B1 + C1P3 = C2P P1 1不能用与或门实现，与或门不能用与或门实现，与或门不可能产生进位位。不可能产生进位位。C1 为为A1 B0 + A0 B1的进位位。的进位位。C2 为A1 B1 + C1的进位位。的进位位。A1A0B1B0A1B0A0B0A0B1A1B1C1C2+P0P1P2P3思考思考: :为什么片为什么片1 1的的Ci 、片、片2 2的的B 要接地要接地? ?P0 = A0 B0P

12、1 = A1 B0 + A0 B1P2 = A1 B1 + C1P3 = C20P0A0B1PA BCICO1A1B2PA BCICO3PC1 为为A1 B0 + A0 B1的进位位。的进位位。C2 为A1 B1 + C1的进位位。的进位位。例例2. 将将BCD的的8421码转换为余码转换为余3码码输输 入入输输 出出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100解：其真值表如右表所示，则解：其真值表如右表所示，则00110123 DCBAYYYY故实现的电

13、路如图所示故实现的电路如图所示例例3：采用四位全加器将：采用四位全加器将5421BCD码转换为码转换为2421码码解：其真值表如右表所示，则解：其真值表如右表所示，则故实现的电路如图所示故实现的电路如图所示00DD0123 DCBAYYYYD31112109842101100100010100101011101001001010100000000ABCD输输 出出（2421）输输 入入（5421）1100011111111011001111010010010010000000Y0Y1Y2Y3314151312114210例例4:用四位全加器实现两个用四位全加器实现两个8421BCD码加法运算码

14、加法运算解解: : 8421BCD 8421BCD码是码是4 4位二进制代码组成，两个位二进制代码组成，两个8421BCD8421BCD码相码相加所表示的加所表示的1 1位十进制相加之和只可能在位十进制相加之和只可能在0-19(=9+9+1)0-19(=9+9+1)之间之间。 两位两位84218421码和的本位最高输出只能是码和的本位最高输出只能是10011001，超过，超过10011001必须向高位进位。因此，不能直接用必须向高位进位。因此，不能直接用4 4位全加器实位全加器实现两个现两个84218421码相加。码相加。 需要分析需要分析“84218421码相加码相加” 和和 “二进制相加二

15、进制相加”的特的特点。点。十进制数十进制数84218421码十进制数相加码十进制数相加“和数和数”1011010010100001001110110010010100000000S1S2S3二进制数相加的二进制数相加的“和数和数”S01100000110011110011010100010010010000000S0S1S2S3389765421001101110110110013141211100001111111100181917161500011000100100000000000000011110000000000011111111111100000110011110011010100

16、010010010000000进位进位CoCo进位进位F F当当“和数和数”位于位于(0-9)(0-9)时，与两个时，与两个4 4位二进制相加结果相位二进制相加结果相同同 43+70 1 0 00 0 1 1+0 1 1 101110111是是8421BCD 8421BCD 码的码的7,7,结果正确。结果正确。0 1 1 00 1 1 1+1 1 0 11 1 0 10 1 1 0+0 0 1 11、67+31当当相加之和相加之和(10-15)(10-15)相加结果错误，需加相加结果错误，需加6 6修正修正。11011101在在8421BCD8421BCD码中是非法码。码中是非法码。产生进位，

17、产生进位，本位和正确。本位和正确。1 0 0 01 0 0 1+0 0 0 11、0 0 0 10 1 1 0+0 1 1 111、89+71 相加之和（相加之和（16-1916-19）产生进位，且结果错误，需加）产生进位，且结果错误，需加6 6修正修正本位和不是本位和不是7 7而是而是1,1,结果错结果错误。误。结果正确结果正确分析产生错误的原因：分析产生错误的原因：8421BCD8421BCD码是逢十进一，四码是逢十进一，四位二进制是逢十六进一，两者进位关系不同，其中位二进制是逢十六进一，两者进位关系不同，其中恰好相差恰好相差6,6,因此需加因此需加6 6修正。修正。 电路设计电路设计设计

18、两个一位设计两个一位8421BCD8421BCD码加法电路应由三部分组成。码加法电路应由三部分组成。1 1、实现两个一位、实现两个一位8421BCD8421BCD加法电路加法电路2 2、产生修正控制信号、产生修正控制信号 F F3 3、完成加、完成加 6 6 修正修正加加6 6修正修正结果正确结果正确加加0 0修正修正结果错误结果错误84218421输入输入84218421输入输入四四位位全全加加器器84218421输出输出四四位位全全加加器器修正控修正控制信号制信号 故修正电路应含一个判故修正电路应含一个判 9 电路，当和数大电路，当和数大于于9 时对结果加时对结果加0110，小于等于，小于

19、等于 9 时加时加0000。 十进制数十进制数84218421码十进制数相加码十进制数相加“和数和数”1011010010100001001110110010010100000000S1S2S3二进制数相加的二进制数相加的“和数和数”S01100000110011110011010100010010010000000S0S1S2S3389765421001101110110110013141211100001111111100181917161500011000100100000000000000011110000000000011111111111100000110011110011010100010010010000000进位进位CoCo进位进位F F 修正信号修正信号F F应在应在有进位信号有进位信号C CO O产生产生、或、或两个两个8421BCD