多路抢答器设计报告及收音机焊接

1、多路抢答器设计一 引言随着我国经济和文化事业的发展，在很多公开竞争场合要求有公正的竞争裁决，诸如证券、股票交易及各种智力竞赛等,因此出现了抢答器。它可以根据参赛规则要求，严格区分参赛选手抢答的先后顺序后，显示相应信息等。本次课设采用数字电路控制方式设计了一款八路抢答器。二 设计要求（1）抢答开始时，由主持人按下复位开关清除信号，用发光二极管作为输出显示信号标志。（2）当主持人宣布“抢答开始”后，先按键者相应的发光二极管点亮；（3）有人按键被响应的同时，应有信号发出去锁住其余几个抢答者的电路，不再接收其它信号，直到主持人再次清除信号为止。当达到限定时间时，发出声响以示警告。（4）在电路中设计一个

2、计时功能电路，要求计时电路按秒显示，最多时限为1分钟，当时间显示一旦到达59秒，下一秒系统自动取消抢答权，信号被自动清除，抢答重新开始。亦可倒计时显示。 三 设计原理及框图多路抢答器有多种设计方式，本设计采用数字电路控制方式。它主要由输入控制电路、输入锁存与提示电路、编码电路、抢答倒计时电路、音响提示电路及选手累计得分控制电路组成。多路抢答器原理框图如图1所示。 图1 多路抢答器原理框图表1 原理图统计数据表名称数量名称数量元器件158未连接的管脚27真实元器件99总管脚数852虚拟元器件59层次块实例0栅极49唯一层次块0网络174支电路实例15网络中的管脚825唯一支电路15表2 使用器材

3、一览表材料单虚拟元器件描述数量描述数量 74LS08D10电源, VCC7 74LS04D11电源, DGND3 74LS160D16时钟脉冲, 1kHz 5 V15排电阻 1k16电阻, 1k2 74LS147D1时钟脉冲, 10kHz 5 V1 74LS00D1时钟脉冲, 100kHz 5 V1 74LS74D8PROBE_RED, 2.5 V8 74LS192D3显示管20 74LS11D1单刀单掷开关114位开关2音响（200HZ）1四 器件说明1.D触发器D触发器是最常用的触发器之一。对于上升沿触发D触发器来说，其输出Q只在CLOCK由低电平到高电平的转换时刻才会跟随输入D的状态而变

4、化，其他时候Q则维持不变。图3显示了上升沿触发D触发器的时序图，表3则是其真值表。设计中输入控制电路由8个D触发器（74LS74D逻辑符号图如图2所示）构成。图2 D触发器逻辑符号图图3 D触发器的时序图表3 D触发器真值表2.74LS147D优先编码器优先编码器是当多个输入端同时有信号时,电路只对其中优先级别最高的输入信号进行编码，本设计的编码电路核心采用10线-4线优先编码器74LS147D构成。其逻辑符号如图4所示，功能表见表4。图4 74LS147逻辑符号图表4 74LS147优先权编码器功能表输入输出123456789DCBA1111111111111*00110*010111*01

5、11000*01111001*011111010*0111111011*01111101100*01111111110101111111111103.十进制可逆计数器74LS19274LS192是同步十进制可逆计数器，它具有双时钟输入、清除和置数等功能。其逻辑符号如图5所示，功能表见表5。图5 74LS192逻辑符号图表5 74LS192功能表输入输出CLRLOADUPDOWNDCBADCBA1*000000*DCBADCBA011*加计数011*减计数五 设计过程1. 输入控制电路设计多路抢答器要求，当选手抢答时抢答器要通过指示灯有相应的信息显示，并且显示信息要保留，直到主持人清除为止。另外

6、，当有选手抢到答题权时，其他选手抢答请求应该被屏蔽。因此，采用触发器可以满足控制电路要求。仿真电路如图6所示。在输入控制电路图中，输入控制电路由八个D触发器组成。每个D触发器的输入引脚D为参赛选手抢答信号输入端；反向输出Q引脚为相应抢答信息输出端，当有参赛选手抢答时，输入控制电路的相应引脚输出低电平；时钟CLK引脚为控制电路系统时钟输入端；清零CLR引脚为控制电路系统清零信号输入端；置数PR引脚置成高电平，取消系统置数功能。控制系统时钟CLK由锁存电路控制，当有选手抢到答题权后，锁存电路立即将系统时钟信号CLK屏蔽掉，此时控制电路系统失去了时钟CLK，其他选手无法抢答，达到了只有一名选手抢中答

7、题权的功能。Multisim封装模块如图7所示。图6 输入控制电路图 图7 输入控制电路封装模块图2 .输入锁存与提示电路设计如图8所示，锁存与提示电路由7个二输入与门、2个二输入与非门组成。在图示电路的8个输入DA、DB、DC、DD、DE、DF、DG、DH中，分别接到输入控制电路的8个输出端上。当有选手抢答时，输入锁存与提示电路输入低电平，则二输入与门（U16C）输出低电平，二输入与非门（U17A）将输出高电平。这样，CLKOUT保持不变，相当于输入控制电路的时钟信号CLK被屏蔽，使其它抢答信号无法输入，实现了只有一名选手抢中答题权的设计要求。同时，二输入与非门（U17B）输出引脚CLARM

8、输出高电平，使抢答倒计时停止，驱动声响电路发出提示音。这样，有利于其他选手与主持人掌握场上情况。输入锁存与提示电路封装模块如图9所示。图8 输入锁存与提示电路图图9 输入锁存与提示电路封装模块3. 编码电路设计输入编码电路如图10所示。输入编码电路的核心器件是优先编码器74LS147。输入编码电路的9号输入引脚接高电平，其余8个输入引脚D1至D8分别接到输入控制电路的输出端上；输入编码电路的A、B、C、D输出引脚与显示选手号码的数码管相连；L1至L8分别连接到八位选手的位置灯上。当八位选手中有人抢到答题权时，与之对应的编码电路的输入端为低电平，按照输入信号所在位置编码电路将抢答选手位置号码显示

9、在数码管上。同时，抢到答题权的选手所在位置灯（L1至L8其中一个）被点亮。编码电路封装模块如图11所示。图10 输入编码电路图图11 输入编码电路封装模块图4. 八路答抢器核心电路封装为了节省Multisim工作区面积，使整体电路美观，将输入控制电路封装模块、输入锁存与提示电路封装模块、输入编码电路封装模块组合在一起，如图12所示。封装后的核心电路模块如图13所示，其引脚功能见表6。图12 八路抢答器核心电路图图13 八路抢答器核心电路封装模块图表6 八路抢答器核心电路封装模块引脚功能表引脚信号流向信号连接引脚信号流向信号连接1号输入连接1号选手按键CLA输入连接系统清零按键 2号输入连接2号

10、选手按键CLKIN输入连接系统输入时钟3号输入连接3号选手按键LAMP1输出连接1号选手位置灯4号输入连接4号选手按键LAMP 2输出连接2号选手位置灯5号输入连接5号选手按键LAMP 3输出连接3号选手位置灯6号输入连接6号选手按键LAMP 4输出连接4号选手位置灯7号输入连接7号选手按键LAMP 5输出连接5号选手位置灯8号输入连接8号选手按键LAMP 6输出连接6号选手位置灯A输出选手号码显示数码管A脚LAMP 7输出连接7号选手位置灯B输出选手号码显示数码管B脚LAMP 8输出连接8号选手位置灯C输出选手号码显示数码管C脚CLARM输出连接声响提示蜂鸣器D输出选手号码显示数码管D脚5.

11、 抢答倒计时电路设计抢答倒计时电路由两片十进制可逆计数器74LS192构成，U3为个位计数器，预置初值“9”；U4为十位计数器，预置初值“5”，通过级联U3、U4实现60秒倒计时。如图14所示。当主持人按一下“start”按键时，LOAD引脚输入低电平，计数器获得初值“59”，并在减计数时钟信号（正常运行时时钟为1Hz，调试时为10kHz。）的驱动下，开始倒计时。在此期间，如果有选手抢到答题权，CLARM输入高电平，三输入与门74LS11输出低电平，60进制计数器失去时钟信号，停止计数。如果在60秒内没有选手抢答，当计数器运行到“00”时，U4的B0引脚输出低电平，使计数器停止在“00”状态，

12、等待下一次抢答。60进制倒计时电路模块封装图如图15所示，其引脚功能见表7。图14 进制倒计时电路图图15 60进制倒计时电路封装模块图表7 60进制倒计时电路封装模块引脚功能表引脚信号流向信号连接引脚信号流向信号连接LOAD输入连接主持人开始键QD1输出十位数码管D1脚CLARM输入连接锁存电路报警引脚QA0输出十位数码管A0脚QA1输出十位数码管A1脚QB0输出十位数码管B0脚QB1输出十位数码管B1脚QC0输出十位数码管C0脚QC1输出十位数码管C1脚QD0输出十位数码管D0脚6 .音响提示电路设计音响提示电路由一片可逆十进制计数器74LS192构成，如图16所示。当主持人按一下“sta

13、rt”按键时，LOAD输入有效电平，计数器赋初值“9”。当选手抢到答题权时，CLARM输入高电平，减计数开始倒计时，同时，BUZZER输出脉冲信号驱动蜂鸣器发出提示音。当计数器运行到“0”时，74LS192的B0端输出低电平，三输入与非门（U2C与U2B）被封锁，计数器停止计数，蜂鸣器不再鸣叫，直到再次有选手抢答。音响提示电路封装模块图如图17所示，引脚功能见表8。图16 音响提示电路图图17 音响提示电路封装模块图表8 音响提示电路封装模块引脚功能表引脚信号流向信号连接引脚信号流向信号连接CLR输入连接主持人开始键QB输出提示音数码管B脚CLARM输入连接锁存电路报警引脚QC输出提示音数码管

14、C脚BUZZER输出蜂鸣器输入引脚QD输出提示音数码管D脚QA输出提示音数码管A脚7. 选手累计得分控制电路设计选手累计得分控制电路由两片十进制加计数器74LS160构成，两片74LS160均采用同步置数法。如图19所示。当LP1、LODA-CLR为高电平时，在时钟信号CLK的作用下，74LS160将D、C、B、A输入端数据，送到输出端QD、QC、QB、QA，显示选手得分。LP1相当于片选信号，LOAD-CLR相当于使能信号。单位选手累计得分控制电路封装模块图如图18所示。为了减小八位选手累计得分控制电路在顶层设计工作区所占面积，将八个得分电路封装在一起，得到八位选手计分器模块电路，如图20所

15、示。在八位选手计分器电路模块图中，八个子电路的数据输入端A0、B0、C0、D0、A1、B1、C1、D1与控制端LOAD-CLR（置数清零）、CLK（时钟）共用相同的总线。图18 单位选手计分器电路模块图图19 选手累计得分控制电路图图20 八位选手计分器电路模块图A0、B0、C0、D0、A1、B1、C1、D1由两个4位微动开关控制输入分数；LOAD-CLR由“累计清零”按键控制分数累加或清零（按一下即可清零）；CLK由“得分确认”按键控制；每位选手的计分器输出端QA0、QB0、QC0、QD0、QA1、QB1、QC1、QD1分别与显示数码管按相连，具体连线见顶层设计图。当选手抢答有效时，该选手计

16、分电路的片选信号LP为高电平，其他选手的LP信号为低电平。因此，主持人写入的分数信息就会显示在该选手的计分器上，其他选手分数不变。八位选手计分器电路封装模块如图21所示。图21 八位选手计分器电路模块封装图8. 顶层电路设计（1）打开Multisim仿真环境，建立顶层文件，并以“八路抢答器电路设计”命名。（2）添加各子电路封装模块。（3）添加各类功能按键、微动开关、蜂鸣器与信号源。八路抢答器电路中所需的信号源设计方案见“多功能数字时钟设计”中的信号源部分，本次设计直接采用信号源模块。（4）添加总线，连接各功能模块。在Multisim中作环境中，两条连线如果名称相同，在逻辑上就是连接在一起的一条

17、线。为了整体电路连接与查阅方便，下面给出各模块引脚说明表，参见表9。八路抢答器顶层电路如图22所示。表9 八路抢答器各封装模块引脚功能表模块名称引脚信号流向信号连接模块名称引脚信号流向信号连接抢答器核心电路模块SC1CLKIN输入连接V3信号源抢答倒计时电路模块SC5LOAD输入连接“start”按键CLR输入连接“start”按键CLARM输入连接SC1模块CLARM选手1输入连接选手1按键QA1输出通过总线连接到倒计时显示数码管QD0、QC0、QB0、QA0、QD1、QC1、QB1、QA1选手2输入连接选手2按键QB1输出选手3输入连接选手3按键QC1输出选手4输入连接选手4按键QD1输出

18、选手5输入连接选手5按键QA0输出选手6输入连接选手6按键QB0输出选手7输入连接选手7按键QC0输出选手8输入连接选手8按键QD0输出A输出分别连接号码显示数码管A、B、C、DQB1输出B输出QC1输出C输出QD1输出D输出音响电路模块SC4LOAD输入连接“start”按键CLARM输出连接SC4、SC5模块的CLARM脚CLARM输入连接SC1模块CLARMLP1输出1.通过总线连接到八位选手计分器电路模块SC6内部LP1至LP8上；2.分别连接到相应选手位置灯X1至LP8上。BUZZER输出连接蜂鸣器LS1LP2输出QA输出通过总线连接提示音倒计时数码管LP3输出QB输出LP4输出QC

19、输出LP5输出QD输出LP6输出八位选手计分器SC6BUSIO1输入LOAD_CLR、LP、CLK与八位得分数数据连接到总线上LP7输出LP8输出输出64位显示数据通过总线连接到相应数码管上图22 多路抢答器顶层电路图六 仿真调试过程Multisim软件功能很强大，对于一个入门级学者来说要灵活利用multisim相当困难，在仿真过程中遇到困难是不可避免的。虽然之前已经利用过multisim做过几次课程设计，但在设计八路抢答器电路过程中首次接触电路模块封装无从下手。网络提供的封装方法不够全面甚至有些方法是错误的，导致影响了整个设计进程，最后在同学的帮助下，结合实验指导书解决了难题。Multisi

20、m功能很有趣，它能让设计者在仿真过程中获得成就感，虽然过程很艰难。七 收音机原理及焊接调试1.HX207型七管收音机原理HX207型七管收音机由输入回路振荡回路高仿混频级、一级中放、二级中放、检波级、低放级和功放级等部分组成，接收频率范围为535KHZ-1065KHZ的中波段，其电路原理图见图23。图23 HX207型七管收音机原理图输入回路：  由磁性天线感应得到的高频信号，实际上是高频载波信号（由于声波在空中传播速度很慢，衰减快。因此将音频信号加载到高频信号上去称为调制。调制方式有调频和调幅之分。我们装的收音机接收的是调幅高频信号）经过调谐回路加以选择到欲接收电台信号。（为使收音机获得较高选择性、灵敏度，应选合适 1与2 匝数比。） 变频电路： 由输入回路送来的高频信号是调幅波，本机振荡产生的本振频率信号是等幅波，混频后经选频得到465KHZ 中频信号。因此变频级主要作用：是将调幅的高频信号变为调幅的中频信号。变换前后仅是载波频