电子技术基础数字部分课件第四章

1、4 组合逻辑电路组合逻辑电路4.1组合逻辑电路的分析组合逻辑电路的分析4.2组合逻辑电路的设计组合逻辑电路的设计4.3组合逻辑电路中的竞争和冒险组合逻辑电路中的竞争和冒险4.4常用组合逻辑集成电路常用组合逻辑集成电路组合逻辑电路的一般框图组合逻辑电路的一般框图Li = f (A1, A2 , , An ) (i=1, 2, , m)工作特征工作特征: :组合逻辑电路工作特点组合逻辑电路工作特点: :在任何时刻，电路的输出状态只取在任何时刻，电路的输出状态只取决于同一时刻的输入状态而与电路原来的状态无关。决于同一时刻的输入状态而与电路原来的状态无关。 概述概述 关于组合逻辑电路关于组合逻辑电路结

2、构特征结构特征:1、输出、输入之间没有反馈延迟通路、输出、输入之间没有反馈延迟通路2、不含记忆单元、不含记忆单元 =11 L1 B C A Z =1 L2 A1 A2 An L1 L2 Lm 组组合合逻逻辑辑电电路路 二二. 组合逻辑电路的分析步骤：组合逻辑电路的分析步骤： 4.1 组合逻辑电路分析组合逻辑电路分析1、 由逻辑图写出各输出端的逻辑表达式；由逻辑图写出各输出端的逻辑表达式；2、 化简和变换逻辑表达式；化简和变换逻辑表达式；3、 列出真值表；列出真值表；4、 根据真值表或逻辑表达式，经分析最后确定其功能。根据真值表或逻辑表达式，经分析最后确定其功能。根据已知逻辑电路，经分析确定电路

3、的的逻辑功能。根据已知逻辑电路，经分析确定电路的的逻辑功能。一一. 组合逻辑电路分析组合逻辑电路分析 三、组合逻辑电路的分析举例三、组合逻辑电路的分析举例 例例1 分析如图所示逻辑电路的功能。分析如图所示逻辑电路的功能。 = 1 = 1 L B C A Z LZC1.根据逻辑图写出输出函数的逻辑表达式根据逻辑图写出输出函数的逻辑表达式2. 列写真值表。列写真值表。 )(CBAL 10010110111011101001110010100000CBABAZ 001111003. 确定逻辑功能：确定逻辑功能： 解：解：()ABCABC输入变量的取值中有奇数输入变量的取值中有奇数个个1时，时，L为为

4、1，否则，否则L为为0,电路具有为奇校验功能。电路具有为奇校验功能。如要实现偶校验，电路应做何改变？如要实现偶校验，电路应做何改变？BCACABF例例2 试分析下图所示组合逻辑电路的逻辑功能。试分析下图所示组合逻辑电路的逻辑功能。解：解：1 1、根据逻辑电路写出、根据逻辑电路写出 输出端输出端F F的逻辑表达的逻辑表达 式式: : 可变换为可变换为: : F = AB+AC+BC3 3、列出真值表、列出真值表F4、确定电路的逻辑功能确定电路的逻辑功能 由真值表可知，三个变量输由真值表可知，三个变量输入入，只有两个及两个，只有两个及两个以上变量取值为以上变量取值为1 1时，输出才为时，输出才为1

5、 1。可见电路可实现可见电路可实现多数表决多数表决逻辑功逻辑功能。能。例例3 试分析下图所示组合逻辑电路的逻辑功能。试分析下图所示组合逻辑电路的逻辑功能。F1F2F3解：为了方便写表达式，在图中标注中间变量，比如解：为了方便写表达式，在图中标注中间变量，比如F F1 1、F F2 2 和和F F3 3。SBABABABABAABBABAABBABABFAFFF)(1132ABABFC1该电路实现两个一位二该电路实现两个一位二进制数相加的功能。进制数相加的功能。S S是它们是它们的和，的和，C C是向高位的进位。由是向高位的进位。由于这一加法器电路没有考虑低于这一加法器电路没有考虑低位的进位，所

6、以称该电路为半位的进位，所以称该电路为半加器。根据加器。根据S S和和C C的表达式，将的表达式，将原电路图改画成左图所示的逻原电路图改画成左图所示的逻辑图。辑图。1 1、逻辑抽象：根据实际逻辑问题的因果关系确定输入、逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义；输出变量，并定义逻辑状态的含义；2、根据逻辑描述列出真值表；根据逻辑描述列出真值表；3、由真值表写出逻辑表达式由真值表写出逻辑表达式; ;5、 画出逻辑图。画出逻辑图。4、根据器件的类型根据器件的类型, ,简化和变换逻辑表达式简化和变换逻辑表达式二、组合逻辑电路的设计步骤二、组合逻辑电路的设计步骤 一、

7、组合逻辑电路的设计：根据实际逻辑问题，设计出所要求一、组合逻辑电路的设计：根据实际逻辑问题，设计出所要求逻辑功能的最简单逻辑电路。逻辑功能的最简单逻辑电路。4.2 组合逻辑电路的设计组合逻辑电路的设计例例1 1 某火车站有某火车站有特快特快、直快直快和和慢车慢车三种类型的客运列车进出，三种类型的客运列车进出，试用两输入与非门和反相器设计一个指示列车等待进站的逻试用两输入与非门和反相器设计一个指示列车等待进站的逻辑电路，辑电路，3 3个指示灯一、二、三号分别对应特快、直快和慢车个指示灯一、二、三号分别对应特快、直快和慢车。列车的优先级别依次为特快、直快和慢车，要求当特快列车列车的优先级别依次为特

8、快、直快和慢车，要求当特快列车请求进站时，无论其它两种列车是否请求进站，一号灯亮。请求进站时，无论其它两种列车是否请求进站，一号灯亮。当特快没有请求，直快请求进站时，无论慢车是否请求，二当特快没有请求，直快请求进站时，无论慢车是否请求，二号灯亮。当特快和直快均没有请求，而慢车有请求时，三号号灯亮。当特快和直快均没有请求，而慢车有请求时，三号灯亮。灯亮。解：解：1、 逻辑抽象逻辑抽象。输入信号输入信号: I0、I1、I2分别为特快、直快和慢车的进站请求信号分别为特快、直快和慢车的进站请求信号且有进站请求时为且有进站请求时为1，没有请求时为，没有请求时为0。输出信号输出信号: L0、L1、L2分别

9、为分别为3个指示灯的状态，个指示灯的状态，且灯亮为且灯亮为1，灯灭为，灯灭为0。输输 入入输输 出出I0I1I2L0L1L2000000110001010001001根据题意列出真值表根据题意列出真值表(2) 写出各输出逻辑表达式。写出各输出逻辑表达式。101IIL 2102IIIL L0 = I0输输 入入输输 出出I0I1I2L0L1L2000000110001010001001真值表真值表2、 根据真值表写出各输出逻辑表达式。根据真值表写出各输出逻辑表达式。101IIL 2102IIIL L0 = I000IL 101IIL 2102IIIL 3、 根据要求将上式变换为与非形式根据要求将

10、上式变换为与非形式 I0 L0 L1 I1 I2 L2 & 1 1 1 & & 1 1 4、 根据输出逻辑表达式画出逻辑图。根据输出逻辑表达式画出逻辑图。00IL 101IIL 2102IIIL 例例2 试设计一个码转换电路，将试设计一个码转换电路，将4位格雷码转换为自然二进位格雷码转换为自然二进制码。可以采用任何逻辑门电路来实现。制码。可以采用任何逻辑门电路来实现。 格格 雷雷 码码 格雷码是一种无权码。格雷码是一种无权码。二进制码二进制码b3b2b1b0格雷码格雷码G3G2G1G00000000100100011010001010110011110001001101

11、0101111001101111011110000000100110010011001110101010011001101111111101010101110011000 编码特点是：任何两个相邻代码编码特点是：任何两个相邻代码之间仅有一位不同。之间仅有一位不同。 该特点常用于模拟量的转换。当该特点常用于模拟量的转换。当模拟量发生微小变化，格雷码仅仅模拟量发生微小变化，格雷码仅仅改变一位，这与其它码同时改变改变一位，这与其它码同时改变2位或更多的情况相比，更加可靠位或更多的情况相比，更加可靠,且且容易检错。容易检错。例例2 试设计一个码转换电路，将试设计一个码转换电路，将4位格雷码转换为自然二

12、进位格雷码转换为自然二进制码。可以采用任何逻辑门电路来实现。制码。可以采用任何逻辑门电路来实现。解：解：(1) 明确逻辑功能，列出真值表。明确逻辑功能，列出真值表。设输入变量为设输入变量为G3、G2、G1、G0为格雷码，为格雷码，当输入格雷码按照从当输入格雷码按照从0到到15递增排序时，递增排序时，可列出逻辑电路真值表可列出逻辑电路真值表输出变量输出变量B3、B2、B1和和B0为自然二进制码。为自然二进制码。0 1 1 10 1 0 00 1 1 00 1 0 10 1 0 10 1 1 10 1 0 00 1 1 00 0 1 10 0 1 00 0 1 00 0 1 10 0 0 10 0

13、 0 10 0 0 00 0 0 0B3 B2 B1 B0G3 G2 G1 G0输输 出出输输 入入1 1 1 11 0 0 01 1 1 01 0 0 11 1 0 11 0 1 11 1 0 01 0 1 01 0 1 11 1 1 01 0 1 01 1 1 11 0 0 11 1 0 11 0 0 01 1 0 0B3 B2 B1 B0G3 G2 G1 G0输输 出出输输 入入逻辑电路真值表逻辑电路真值表 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B3 G0 G2 G3 G1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B2 G0 G2 G3

14、G1 (2) 画出各输出函数的卡诺图，并化简和变换。画出各输出函数的卡诺图，并化简和变换。33GB 2B 2G3G2G3G 3G2G 2G3G1B 1G 2G3G1G2G3G1G 2G3G1G(2G3G) ) 2G3G1G 2G3(G) ) 2G3G1G 3G2G 1G0B 3G2G 1G 0G 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 B1 G0 G2 G3 G1 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 B0 G0 G2 G3 G1 (3) 根据逻辑表达式，画出逻辑图根据逻辑表达式，画出逻辑图 =1 B0 B1 B2 B3 G0 G1 G2 G3

15、 =1 =1 0B 3G2G 1G 0G1B 3G2G 1G2B 3G2G33GB 例例3 3 一火灾报警系统，设有一火灾报警系统，设有烟感、温感和紫外光感烟感、温感和紫外光感三种类三种类型的火灾探测器。为了防止误报警，只有当其中有两种或型的火灾探测器。为了防止误报警，只有当其中有两种或两种以上类型的探测器发出火灾检测信号时，报警系统两种以上类型的探测器发出火灾检测信号时，报警系统产产生报警控制信号。生报警控制信号。设计一个产生报警控制信号的电路。设计一个产生报警控制信号的电路。解：解：(1)(1)分析设计要求，设输入输出变量并逻辑赋值；分析设计要求，设输入输出变量并逻辑赋值； 输入变量：烟感

16、输入变量：烟感A A 、温感、温感B B，紫外线光感，紫外线光感C C； 输出变量：报警控制信号输出变量：报警控制信号Y Y。 逻辑赋值：用逻辑赋值：用1 1表示肯定，用表示肯定，用0 0表示否定。表示否定。 (2) (2)列真值表列真值表 (3) (3) 由真值表写逻辑表达式，并化简；由真值表写逻辑表达式，并化简； 化简得最简式：化简得最简式：(4) (4) 画逻辑电路图画逻辑电路图( (略略) )；11114.3 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险4.3.1 产生的竞争冒险的原产生的竞争冒险的原因因4.3.2 消去竞争冒险的方法消去竞争冒险的方法4.3 组合逻辑电路中的竞争冒

17、险组合逻辑电路中的竞争冒险不考虑门的延时时间不考虑门的延时时间考虑门的延时时间考虑门的延时时间, ,当当A=0 B=11 BAL0 AAL4.3.1 产生的竞争冒险的原因产生的竞争冒险的原因 C C AC CB L 竞争竞争:当一个逻辑门的两个输入端的信号同时向相反方向变化，当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象。而变化的时间有差异的现象。冒险冒险:由竞争而可能产生输出干扰脉冲的现象。由竞争而可能产生输出干扰脉冲的现象。4.3.2 消去竞争冒险的方法消去竞争冒险的方法1. 1. 发现并消除互补相乘项发现并消除互补相乘项 A B C 1 & L B =

18、 C = 0时时为消掉为消掉AA，变换逻辑函数式为，变换逻辑函数式为 )(CABAL 可能出现竞争冒险。可能出现竞争冒险。AAF BCBAACF 2. 增加乘积项增加乘积项, ,避免互补项相加避免互补项相加 A AC CB C B 1 & & 1 L ， 当当A=B=1时，根据逻辑表达式有时，根据逻辑表达式有CBACL当当A=B=1时时CBACL1 CCLCBACL ABCCLAB 0 1 A 0 0 0 1 0 1 1 1 L B C 00 01 11 10 3. 输出端并联电容器输出端并联电容器 如果逻辑电路在较慢速度下工作，为了消去竞争冒险，如果逻辑电路在较慢速度下工作，

19、为了消去竞争冒险，可以在输出端并联一电容器，致使输出波形上升沿和下降可以在输出端并联一电容器，致使输出波形上升沿和下降沿变化比较缓慢，可对于很窄的负跳变脉冲起到平波的作沿变化比较缓慢，可对于很窄的负跳变脉冲起到平波的作用。用。420pF 4.4 若干典型的组合逻辑集成电路若干典型的组合逻辑集成电路4.4.1 编码器编码器4.4.2 译码器译码器/数据分配器数据分配器4.4.3 数据选择器数据选择器4.4.4 数值比较器数值比较器4.4.5 算术运算电路算术运算电路1) 编码器编码器 (Encoder)的概念与分类的概念与分类编码：赋予二进制代码特定含义的过程称为编码。编码：赋予二进制代码特定含

20、义的过程称为编码。如：如：8421BCD码中，用码中，用1000表示数字表示数字8如：如：ASCII码中，用码中，用1000001表示字母表示字母A等等编码器：具有编码功能的逻辑电路。编码器：具有编码功能的逻辑电路。4.4.1 编码器编码器4.4 若干典型的组合逻辑集成电路若干典型的组合逻辑集成电路生活中常用十进制数及文字、符号等表示事物。数字电路只能以二进制信号工作。用二进制代码表示文字、符号或者数码等特定对象的过程，称为编码。实现编码的逻辑电路，称为编码器。编码器译码器能将每一个编码输入信号变换为不同的二进制的代码输出。能将每一个编码输入信号变换为不同的二进制的代码输出。 如如8线线-3线

21、编码器：将线编码器：将8个输入的信号分别编成个输入的信号分别编成 8个个3位位 二进制数码二进制数码输出。输出。如如BCD编码器：将编码器：将10个编码输入信号分别编成个编码输入信号分别编成10个个4 位码输出。位码输出。编码器的逻辑功能编码器的逻辑功能：编码器的分类：编码器的分类：普通编码器和优先编码器。普通编码器和优先编码器。普通编码器：任何时候只允许输入一个有效编码信号，普通编码器：任何时候只允许输入一个有效编码信号， 否则输出就会发生混乱。否则输出就会发生混乱。优先编码器：允许同时输入两个以上的有效编码信号。当优先编码器：允许同时输入两个以上的有效编码信号。当 同时输入几个有效编码信号

22、时，优先编码器同时输入几个有效编码信号时，优先编码器 能按预先设定的优先级别，只对其中优先权能按预先设定的优先级别，只对其中优先权 最高的一个进行编码。最高的一个进行编码。二进制编码器的结构框图二进制编码器的结构框图普通二进制编码器普通二进制编码器1、编码器的工作原理、编码器的工作原理 I0 I1 Yn-1 Y0 Y1 1n2 - -I二进制二进制 编码器编码器 2n个个 输入输入 n位二进位二进制码输出制码输出 4线线2线普通二进制编码器线普通二进制编码器 1000010000100001Y0Y1I3I2I1I0 （2）逻辑功能表）逻辑功能表编码器的输入为高电平有效。编码器的输入为高电平有效

23、。 Y1 Y0 I0 I1 I2 I3 （a）逻辑框图）逻辑框图4输输入入二进制码输二进制码输出出11011000321032100321032101IIIIIIIIYIIIIIIIIY (1) 普通二进制编码器普通二进制编码器 (设计设计)321032100321032101IIIIIIIIYIIIIIIIIY I0 I1 I2 I3 1 1 1 1 & & & 1 Y0 Y1 & 1 以一个三位二进制普通编码器为例：以一个三位二进制普通编码器为例：输入：八个信号（对象）输入：八个信号（对象）I I0 0I I7 7 （二值量）（二值量）八个病床呼叫请求八个病

24、床呼叫请求输出：三位二进制代码输出：三位二进制代码Y Y2 2 Y Y1 1 Y Y0 0称八线称八线三线编码器三线编码器对病床编码对病床编码 I I0 0 I I1 1 I I2 2 I I3 3 I I4 4 I I5 5 I I6 6 I I7 7Y Y2 2Y Y1 1Y Y0 0编码器输入输出的对应关系编码器输入输出的对应关系任何时刻只允许输入任何时刻只允许输入一个编码请求一个编码请求当所有的输入都为当所有的输入都为1时，时，Y1Y0 = ？Y1Y0 = 00无法输出有效编码。无法输出有效编码。结论：普通编码器不能同时输入两个已上的有效编码信号结论：普通编码器不能同时输入两个已上的有

25、效编码信号 I0 I1 I2 I3 1 1 1 1 & & & 1 Y0 Y1 & 1 I2 = I3 = 1 , I1= I0= 0时，时，Y1Y0 = ？Y1Y0 = 00普通编码器存在的问题：普通编码器存在的问题： (2) 优先编码器优先编码器 优先编码器的提出：优先编码器的提出： 实际应用中，经常有两实际应用中，经常有两个或更多输入编码信号个或更多输入编码信号同时有效。同时有效。 必须根据轻重缓急，规定好这些外设允许操作的先后次必须根据轻重缓急，规定好这些外设允许操作的先后次 序，即优先级别。序，即优先级别。 识别多个编码请求信号的优先级别，并进行相应编

26、码的逻识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。辑部件称为优先编码器。优先编码器线优先编码器线(42 线优先编码器线优先编码器)（设计）（设计）（1）列出功能表）列出功能表输输 入入输输 出出I0I1I2I3Y1Y0100000100011010111高高低低（2）写出逻辑表达式）写出逻辑表达式（3）画出逻辑电路（略）画出逻辑电路（略）输入编码信号高电平有效，输出为二进制代码输入编码信号高电平有效，输出为二进制代码输入编码信号优先级从高到低为输入编码信号优先级从高到低为I0I3输入为编码信号输入为编码信号I3 I0 输出为输出为Y1 Y03321IIIY+=332

27、10IIIIY+= 键盘输入键盘输入8421BCD码编码器（分析）码编码器（分析） 2 3 4 5 6 7 8 9 0 1 S0 S1 S2 S4 S5 S6 S7 S8 S9 VCC 1k10 & & & & 1 & GS D C B A S3 代码输出代码输出 2 3 4 5 6 7 8 9 0 1 S0 S1 S2 S4 S5 S6 S7 S8 S9 VCC 1k10 & & & & 1 & GS D C B A S3 2 3 4 5 6 7 8 9 0 1 S0 S1 S2 S4 S5 S6 S7 S8 S

28、9 VCC 1k10 & & & & 1 & GS D C B A S3 编码输入编码输入 使能标志使能标志 输输 入入输输 出出S0S1S2S3S4S5S6S7S8S9ABCDGS 111111111100000 111111111010011 111111110110001 111111101101111 111111011101101 111110111101011 111101111101001 111011111100111 110111111100101 101111111100011 011111111100001 该编码器为输入低电平有效

29、该编码器为输入低电平有效2. 键盘输入键盘输入8421BCD码编码器码编码器功能表功能表 优先编码器优先编码器CD4532的示意框图、引脚图的示意框图、引脚图2、集成电路编码器、集成电路编码器 CD4532 I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EI EO GS 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 I4 I5 I6 I7 EI Y2 Y1 GND VCC EO GS I3 I2 I1 I0 Y0 8 8个输入，个输入，3 3个输出，个输出，均为高电平有效；均为高电平有效； 输入优先级次序为输入优先级次序为I I7 7，I I

30、6 6，I I0 0； E EI I、E EO O为使能输入为使能输入和使能输出，便于和使能输出，便于芯片扩展；芯片扩展； GSGS为优先标志。为优先标志。CD4532电路图电路图 优先编码器优先编码器CD4532功能表功能表输输 入入输输 出出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOLLLLLLHLLLLLLLLLLLLHHHHHHHLHLHHHLHLHLLHHLHHLHLLLHHLLHLHLLLLHLHHHLHLLLLLHLHLHLHLLLLLLHLLHHLHLLLLLLLHLLLHL为什么要设计为什么要设计GS、EO输出信号？输出信号？。 CD4532(II) I0 I1

31、 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 00 0 0 0 0 0无编码输出无编码输出0用二片用二片CD4532CD4532构成构成1616线线-4-4线优先编码器线优先编码器, ,其逻辑图如下图所示，其逻辑图如下图所示，试分析其工作原理。试分析

32、其工作原理。 0000000 00。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 110 0 0 00若无有效电平输入若无有效电平输入0 1 1 1那块芯片的优先级高？那块芯片的优先级高？1 若有效电平输入若

33、有效电平输入00 001。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 10 1 0 0 0若有效电平输入若有效电平输入 1 1 1 1000 001译码器的分类：译码器的分类： 译码译码：译码是编码的逆过程

34、，它能将二进制码翻译成代表某译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号一特定含义的信号.(.(即电路的某种状态即电路的某种状态) )1 1 译码器的概念与分类译码器的概念与分类译码器译码器：具有译码功能的逻辑电路称为译码器具有译码功能的逻辑电路称为译码器。唯一地址译码器唯一地址译码器代码变换器代码变换器将一系列代码转换成与之一一对应的有效将一系列代码转换成与之一一对应的有效信号。信号。 将一种代码转换成另一种代码。将一种代码转换成另一种代码。 二进制译码器二进制译码器 二二十进制译码器十进制译码器显示译码器显示译码器常见的唯一地址译码器：常见的唯一地址译码器： 4.4.2

35、译码器译码器/ /数据分配器数据分配器（1.） 二进制译码器二进制译码器 x0 x1 xn-1 y0 y1 21ny- EI 使能输入使能输入 二进制二进制译码器译码器 n 个输个输入端入端使能输使能输入端入端2n个输个输出端出端设输入端的个数为设输入端的个数为n，输出端的个数为，输出端的个数为M则有则有 M=2n2、 集成电路译码器集成电路译码器(a) 74HC139集成译码器集成译码器 Y0 Y1 Y2 Y3 E A0 A1 A0 A1 0Y 1Y 2Y 3Y E 1/2 74x139 2 2线线 - 4- 4线译码器的逻辑电路线译码器的逻辑电路( (分析）分析） 011111010110

36、101101100111000011111Y3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表2 2线线 - 4- 4线译码器的逻辑电路线译码器的逻辑电路( (分析）分析） 1 A1 1 1 A0 & & & & E 0Y 1Y 2Y 3Y 011111010110101101100111000011111Y3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表010AAEY 011AAEY 012AAEY 013AAEY 逻辑符号说明逻辑符号说明 逻辑符号框外部的逻辑符号框外部的符号，符号，表示外部输入或输出信号表示外部输入或输出信号名称，名称，字母上面的

37、字母上面的“”号说明该输号说明该输入或输出是低电平有效。入或输出是低电平有效。 符号框内部的输入、输出符号框内部的输入、输出变量表示其内部的逻辑关系。变量表示其内部的逻辑关系。 E1 A 11 1 &Y0Y1Y2Y3A0 Y0Y2Y1Y3EA 1A0 (b) 74HC138(74LS138)集成译码器集成译码器 A0 A1 A2 1E 2E E3 7Y GND VCC 1Y 2Y 3Y 4Y 5Y 6Y 0Y 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 引脚图引脚图逻辑图逻辑图 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2

38、 E1 A0 A1 A2 E3 A0 A1 A2 1 1 0Y 1Y 1 2Y 3Y 1 1 1 1 & & & & & & & & 1 1 1 4Y 5Y 6Y 7Y 2E 1E & & & & & & & & & E74HC138集成译码器集成译码器译码输入端译码输入端1) 1) 74LS13874LS138的逻辑功能的逻辑功能输出端输出端输出端低电平有效输出端低电平有效内部电路图 E E为控制端（又称使为控制端（又称使能端）能端） E=0 E=0 译码工

39、作译码工作 E=1 E=1 禁止译码，禁止译码， 输出全输出全1 1 74HC138集成译码器功能表集成译码器功能表2E1E0Y1Y2Y3Y4Y5Y6Y7YLHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E3输输 出出输输 入入A1A02E1E0Y1Y2Y3Y4Y5Y6Y7YLHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHH

40、HLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E3输输 出出输输 入入A1A00120AAAY 0121AAAY 0122AAAY 0123AAAY 0125AAAY 0126AAAY 0124AAAY 0127AAAY 禁止译码译码工作译中为低电平 以以A2 A1 A0的顺序的顺序， 对最小项编号时对最小项编号时，Y的下标与的下标与m的下标一致的下标一致.1 3E当当02 E时时0 1E A B C E Y0 Y1 Y7 Y5 Y2 Y6 Y4

41、 Y3 1)1)已知下图所示电路的已知下图所示电路的输入信号的波形试画出译码器输出的波形。输入信号的波形试画出译码器输出的波形。译码器的应用译码器的应用 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 +5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 C B A 2) 译码器的扩展译码器的扩展(利用使能端实现利用使能端实现) 用两片74LS138译码器构成4线16线译码器A3 =0时，片工作，片禁止 A3 =1时，片禁止，片工作扩展位控制使能端 74H C138 Y0 Y1 +5V Y2 Y3 Y4 Y5 Y6 Y7 E3 E

42、2 E1 A0 A1 A2 1/274H C139 B0 B1 B2 B3 B4 (0) Y0 Y1 Y2 Y3 E A0 A1 24L 0L 7L 8L 15L 16L 23L 31L 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 (I) 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 (II) (III) 例例 用一片用一片74X139和四片和四片74X138构成构成5线线-32线

43、译码器线译码器3 3线线8 8线译码器的线译码器的 含三变量函数的全部最小项。含三变量函数的全部最小项。Y Y0 0Y Y7 7基于这一点用该器件能够方便地实现三变量逻辑函数。基于这一点用该器件能够方便地实现三变量逻辑函数。3) 用译码器实现逻辑函数。用译码器实现逻辑函数。0120AAAY 0m 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 +5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C 11mCBAY 77mCBAY 22mBCAY .当当E3 =1 ，E2 = E1 = 0时时7620mmmm 74HC13

44、8 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 7620mmmm ABCAL 例例 用一片用一片74HC138实现函数实现函数首先将函数式变换为最小项之和的形式首先将函数式变换为最小项之和的形式在译码器的输出端加一个与非门，即可实现给定的组合在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数逻辑函数. +5V A B C L & 7620YYYY ABCCABCBACBAL 用译码器实现多输出组合逻辑函数的步骤用译码器实现多输出组合逻辑函数的步骤1.1.写出逻辑函数的最小项和的形式；写出逻辑函数的最小项和的形式；2.2.将逻辑函数的最小项和

45、的表达式变换成与非与非式；将逻辑函数的最小项和的表达式变换成与非与非式；3.3.画出接线图。画出接线图。4.4.如果函数为如果函数为4 4变量函数，用变量函数，用3/83/8线译码器实现，则需先用线译码器实现，则需先用两片两片3/83/8线译码器扩展成线译码器扩展成4/164/16线译码器，在此基础上进线译码器，在此基础上进行以上步骤。行以上步骤。 （2） 集成二集成二十进制译码器十进制译码器 744212345678910111213141516Y1Y2Y3Y4Y5Y6Y0GNDY7Y8Y9A3A2A1A0VCC A0 A1 A2 A3 1 1 1 1 1 1 1 1 & &

46、 & & & & & & & & Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 功能：将功能：将8421BCD码译成为码译成为10个状态输出。个状态输出。 功能表功能表十进十进制数制数BCD输入输入输输 出出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHH

47、HHHHLH9HLLHHHHHHHHHHL对于对于BCD代码以外的伪码（代码以外的伪码（10101111这这6个代码）个代码）Y0 Y9 均均为高电平。为高电平。 集成二集成二十进制译码器十进制译码器7442(3) 显示译码器显示译码器(数码显示器数码显示器) 脉脉冲冲信信号号 计计数数器器 译译码码器器 驱驱动动器器 显显示示器器 KHz 1. 1. 七段显示译码器七段显示译码器（1 1）最常用的显示器有：半导体发光二极管和液晶显示器。）最常用的显示器有：半导体发光二极管和液晶显示器。 a b c d e f g 共阳极显示器共阳极显示器 a b c d e f g 共阴极显示器共阴极显示器

48、abcdfge显示器分段布局图显示器分段布局图七段数码管字形显示方式七段数码管字形显示方式 （2 2）七段字形显示方式）七段字形显示方式LEDLED数码管通常采用下图所示的七段字形显示方式来数码管通常采用下图所示的七段字形显示方式来表示表示0-90-9十个数字。十个数字。 74LS4974LS49的逻辑符号的逻辑符号灭灯控制端8421BCD码七段代码 七段显示器译码器把输入的七段显示器译码器把输入的BCDBCD码，翻译成驱动七段码，翻译成驱动七段LEDLED数码管各对应段所需的电平。数码管各对应段所需的电平。74LS4974LS49是一种七段显示译码器是一种七段显示译码器。常用的集成七段显示译

49、码器常用的集成七段显示译码器 74LS4974LS49的功能表的功能表8421BCD码禁止码灭灯状态译码输入端：译码输入端：D D、C C、B B、A A，为为8421BCD8421BCD码；码；七段代码输出端：七段代码输出端：abcdefgabcdefg，某段输出为高电平时该段，某段输出为高电平时该段点亮，用以驱动高电平有效的七段显示点亮，用以驱动高电平有效的七段显示LEDLED数码管；数码管； 灭灯控制端：灭灯控制端：I IB B 当当I IB B = 1 = 1时，译码器处于正常译码工作状态；时，译码器处于正常译码工作状态；若若I IB B = 0 = 0，不管，不管D D、C C、B

50、B、A A输入什么信号，译码器各输输入什么信号，译码器各输出端均为低电平，处于灭灯状态。出端均为低电平，处于灭灯状态。利用利用I IB B信号，可以控制数码管按照要求处于显示或者灭信号，可以控制数码管按照要求处于显示或者灭灯状态，如闪烁、熄灭首尾部多余的灯状态，如闪烁、熄灭首尾部多余的0 0等。等。一个用七段显示译码器一个用七段显示译码器74LS4974LS49驱动共阴型驱动共阴型LEDLED数码管的数码管的实用电路实用电路：常用的集成七段显示译码器常用的集成七段显示译码器 -CMOS七段显示译码器七段显示译码器74HC4511 a b c d e f g D0 74HC4511 D3 D2

51、D1 LT BL LE LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHHLHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcba字形字形输输 出出输输 入入十进十进制或功制或功能能D3D2D1D0BLLECMOS七段显示译码器七段显示译码器74HC4511功能表功能表*HHH锁锁 存存熄灭熄灭LLLLLLLHL灭灭 灯灯HHHHHHHL灯灯 测测 试试熄灭熄灭LLLLLLLHHHHH

52、HL15熄灭熄灭LLLLLLLLHHHHHL14熄灭熄灭LLLLLLLHLHHHHL13熄灭熄灭LLLLLLLLLHHHHL12熄灭熄灭LLLLLLLHHLHHHL11熄灭熄灭 LLLLLLLLHLHHHL10LTgfedcba字形字形输输 出出输输 入入十进十进制制或功或功能能BLLED3D2D1D0CMOS七段显示译码器七段显示译码器74HC4511功能表功能表(续续)例例 由由74HC4511构成构成24小时及分钟的译码电路如图所示，小时及分钟的译码电路如图所示，试分析小时高位是否具有零熄灭功能。试分析小时高位是否具有零熄灭功能。 H7 H6 H5 H4 0 (0) 45114 显显示示

53、器器4 1 (0) (I) (II) (III) ag ag ag ag LT LE BL (III) D3 D2 D1 D0 LT LE BL (I) LT LE BL (II) LT LE BL 1 1 H3 H2 H1 H0 M7 M6 M5 M4 M3 M2 M1 M0 D3 D2 D1 D0 D3 D2 D1 D0 D3 D2 D1 D0 数据分配器：相当于多输出的单刀多掷开关，是一种能将数据分配器：相当于多输出的单刀多掷开关，是一种能将从数据分时送到多个不同的通道上去的逻辑电路。从数据分时送到多个不同的通道上去的逻辑电路。数据分配器示意图数据分配器示意图 数数据据输输入入 通通道道

54、选选择择信信号号 Y0 Y1 Y7 3 用用74HC138组成数据分配器组成数据分配器例例 用译码器实现数据分配器用译码器实现数据分配器 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 +5V D Y0 Y7 010CBADEEY232 当当ABC = 010 时，时，Y2=DCBA地址输入地址输入输输 入入输输 出出E3E E2 2E E1 1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHH

55、HHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138译码器作为数据分配器时的功能表译码器作为数据分配器时的功能表 4.3.3 数据选择器数据选择器1 1、数据选择器的定义与功能、数据选择器的定义与功能 数据选择的功能：在通道选数据选择的功能：在通道选择信号的作用下，将多个通择信号的作用下，将多个通道的数据分时传送到公共的道的数据分时传送到公共的数据通道上去的。数据通道上去的。数据选择器：能实现数据选择功能的逻辑电路。它的作用数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，相当于多个输入的单刀多掷开关，又称

56、又称“多路开关多路开关” ” 。 通通道道选选择择数数据据输输出出 I0 I1 12- -nI 1 1路数据输路数据输出端出端使能信号输使能信号输入端，低电入端，低电平有效平有效 S1 S0 E 1 1 1 I 0 I 1 I 2 I 3 & 1 Y 4选选1数据选择器数据选择器2 2 位地位地址码输入址码输入端端（1 1）逻辑电路）逻辑电路数数据据输输入入端端（2 2）工作原理及逻辑功能）工作原理及逻辑功能0 0I I3 30 11 01 1=1=1=0=0 S1 S0 E 1 1 1 I 0 I 1 I 2 I 3 & 1 Y 301201101001ISSISSISSIS

57、SY 33221100mImImImIY 01YS0S1E地址地址使能使能输出输出输输 入入功能表功能表000I0001I1010I2011I374LS151功能框功能框图图D7YYE7474HC151151D6D5D4D3D2D1D0S2S1S02、集成电路数据选择器、集成电路数据选择器8选选1数据选择器数据选择器74HC1512 2、集成电路数据选择器、集成电路数据选择器 E D0 D1 D2 D3 D4 D5 D6 D7 S0 S1 S2 Y Y 1 1 1 1 1 1 1 & & & & & & & & & &am

58、p; 2 2个互补个互补输出端输出端8 8 路数据路数据输入端输入端1 1个使能个使能输入端输入端3 3 个地址个地址输入端输入端74LS151的逻辑图的逻辑图输输 入入输输 出出使使 能能选选 择择YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD73、74LS151的功能表的功能表0D1D2D3D4D5D6D7D70126012501240123012201210120012DSSSDSSSDSSSDSSSDSSSDSSSDSSSDSSSY iiimDY 70当当E=1时，时，Y=0。 当当E=0时时数据选择器组成逻

59、辑函数产生器数据选择器组成逻辑函数产生器控制控制Di ，就可得到不同的逻辑函数。就可得到不同的逻辑函数。5 5、数据选择器、数据选择器74LS151的的应用应用当当D0 =D3=D5 = D7=0D1 =D2=D4= D6=1 时：时：当当D0 =D3=D5 = D7=1D1 =D2=D4= D6=0 时：时：D7YYE74LS15174LS151D6D5D4D3D2D1D0S2S1S0iiimDY 706421mmmmY 7530mmmmY 当当E=0时时：比较比较Y与与L，当，当 D3=D5=D6=D7= 1 D0=D1=D2=D4=0时时，D7E74HC151D6D5D4D3D2D1D0

60、S2S1S0LYXYZ10Y=L例例1 试用试用8选选1数据选择器数据选择器74LS151产生逻辑函数产生逻辑函数 XYZYXYZXL ZXYXYZYXYZXXYZYXYZXL Z)Z(Z0 E2SX 1SY 0SZ 7766554433221100DmDmDmDmDmDmDmDmY 7653mmmmL 解解:利用利用8 8选选1 1数据选择器组成函数产生器的一般步骤数据选择器组成函数产生器的一般步骤a a、将函数变换成最小项表达式、将函数变换成最小项表达式b b、将使器件处于使能状态、将使器件处于使能状态c c、地址、地址信号信号S2、 S1 、 S0 作为函数的输入变量作为函数的输入变量d d、处理数据输入、处理数据输入D0D7信号电平。逻辑表达式中有信号电平。逻辑表达式中有mi ,则相应则相应Di =1，其他的数据输入端均为，其他的数据输入端均为0。总结总结: :用两片用两片74151组成二位八选一的数据选择器组成二位八选一的数据选择器 数据选择器的扩展数据选择器的扩展位的扩展位的扩展 S2 S1 S0 D00 D01 D02 D03 D04 D05 D06 D07 Y Y0 Y1 74HC151 0Y 1Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y E D10 D11 D12 D13