用于PLL的带隙基准电压源设计

1、    用于pll的带隙基准电压源设计    徐兰+余泞江摘要：本文基于smic 0.18m标准cmos混合工艺设计了一种适用于锁相环的高阶温度补偿带隙基准电压源，并进行了仿真验证。仿真结果显示，电源电压采用1.8v，在-50125的温度范围内，带隙基準电压源获得了3.17ppm/的温度系数。将本文所设计的高阶带隙基准电压源应用到pll系统中，能够很好的满足应用的要求。关键词：高阶温度补偿 pll 带隙基准：tn402 ：a ：1007-9416（2016）10-0166-011 引言随着航空航天事业的飞速发展，锁相环（phase locked loop

2、， pll）在片上时钟系统、频率综合器、无线接收机以及发射机中广泛应用，是航天电子系统的关键部件。而带隙基准电压源是pll的基本单元，为pll提供精准的电压源1，尤其在电荷泵电路（charge pump， cp）中起着关键作用，其性能特性直接影响着pll系统的性能特性，进而影响航天电子系统的性能特性，因而有必要对带隙基准电压源进行分析研究。基于此，本文设计了一种适用于pll的带隙基准电路2-3。2 电路分析与设计带隙基准的基本原理是将正温度系数电压与负温度系数电压以适当的比例加权，获得零温度系数的电压。本文所设计的带隙基准电压源如图1所示，主要包括启动电路和带隙核心电路。其中，启动电路由mos

3、管ms1ms6组成；带隙核心电路由三个相同的放大器a1a3、mos晶体管m1m10、电阻r1r6、双极型三极管q1q2组成。其中，q2发射极面积为q1的n倍，m9宽长比是m8的g倍， 晶体管m1m5管子尺寸完全相同，因此i1=i2=i4，i3=i5，这里，i1i5分别是晶体管m1m5管的漏极电流。则图1所示电路的带隙基准电压vref为其中，为m8与m9的栅源电压差，其在文献1中详细定义；为热电压。3 仿真结果为验证所设计的电路，在电源电压为1.8v条件下，本文采用smic 0.18m标准cmos混合工艺对所设计的带隙基准电路进行了仿真验证。图2为带隙基准的温度仿真曲线，仿真结果显示，电路获得了

4、862mv的参考电压；当温度从-50变化到125时，电路的温度系数为3.17ppm/。4 结语本文设计了一种适用于pll的高阶温度补偿带隙基准电路，并利用cadence对电路进行仿真验证。仿真结果显示，高阶带隙基准电路获得了较好的性能，能够满足pll应用的要求。参考文献1bill ma， fengqi yu. a novel 1.2-v 4.5-ppm/ curvature-compensated cmos bandgap referencej， ieee transactions on circuits and systems-i：regular papers， 2014， 61（4）： 1026-1035.2charalambos m a， savvas koudounas， julius georgiou.a novel wide-temperature-range， 3.9 ppm/ cmos bandgap reference circuit. ieee journal of solid-state circuits， 2012， 47（2）： 574-581.3k.n.leung， p. k.t.mok. a cmos voltage reference based on weighted vgs for cmos low-dropout linear reg