EDA技术与VHDL考试试题

1、杭州电子科技大学 2005 年 EDA 技术与 VHDL 考试试题考试课程 EDA 技术与 VHDL 课程号 B0405010 教师号 考生姓名学号（ 8 位）一、单项选择题： （20 分）考试日期 年 月 日任课教师姓名成绩曾毓年级 专业1大规模可编程器件主要有 FPGA 、CPLD 两类，下列对 CPLD 结构与工作原理的描述中，正确的是 。A. CPLD 是基于 查找表结构的可编程逻辑器件；B. CPLD 即是现场可编程逻辑器件的英文简称；C. 早期的 CPLD 是从 GAL 的结构扩展而来；D. 在 Xilinx 公司生产的器件中， XC9500 系列属 CPLD 结构；2综合是 ED

2、A 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， 是正确的。A. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；B. 综合是纯软件的转换过程，与器件硬件结构无关；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。D. 综合可理解为， 将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；3. IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP;下列所描述的 IP 核中，对于硬 IP 的正确描述为 。A. 提供用

3、VHDL 等硬件描述语言描述的功能块， 但不涉及实现该功能块的具体电路;B. 提供设计的最总产品 模型库;C. 以网表文件的形式提交用户，完成了综合的功能块;D. 都不是。4. 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入 宀宀综合t适配t严 编程下载t硬件测试。 功能仿真时序仿真逻辑综合配置引脚锁定A . B. C. D. 5.下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的 。A. 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计;B. 原理图输入设计方法一般是一种自底向上的设计方法;C. 原理图输入设计方法无法对电路进行功能

4、描述;D. 原理图输入设计方法也可进行层次化设计。6.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是 。A. PROCESS 为一无限循环语句;敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B. 敏感信号参数表中，不一定要列出进程中使用的所有输入信号C. 进程由说明部分、结构体部分、和敏感信号三部分组成；D. 当前进程中声明的变量不可用于其他进程。7嵌套使用 IF 语句，其综合结果可实现 。A. 带优先级且条件相与的逻辑电路；B. 条件相或的逻辑电路；C. 三态控制电路；以及提高D. 双向控制电路。8电子系统设计优化，主要考虑提高资源利

5、用率减少功耗 即面积优化，运行速度 即速度优化；指出下列那种方法不属于速度优化： 。A. 流水线设计B. 串行化C.关键路径法D. 寄存器配平9在一个 VHDL 设计中 idata 是一个信号，数据类型为in teger，数据范围0 to 127 ，面哪个赋值语句是正确的 A. idata:=32;B. idata<=16#A0#;C. idata <= 16#7#E1;D. idata:=B#1010#;10.下列 EDA 软件中，哪一不具有逻辑综合功能： 。A.Max+Plus IIB. ModelSimC. Quartus IID. Synplify第 1页 共 5页二、ED

6、A名词解释，写出下列缩写的中文（或者英文）含义：（14分）1.SOPC2.LUT3.JTAG4.GAL5.EAB6.IP7.HDL三、VHDL 程序填空： （10 分）面程序是 n 输入与门的 VHDL 描述，试补充完整。 ieee;use .all;entity andn is (n : integer);- 类属参数声明 port ( a : in std_logic_vector( downto 0);c : out std_logic);end; behav of is - 结构体声明beginprocess () int : std_logic; - 变量声明 beginint :=

7、 ; - 变量赋初值for I in a'length -1 downto 0 loop-循环判断if a(i) = '0' thenint := '0'end if;end loop;c <= ;- 输出判断结果end process;end behav;四、VHDL 程序改错：( 1 0分)本题程序为EDA实验中的示例程序 sch.vhd，仔细阅读程序，回答问题。1. 对该程序进行编译时出现错误提示：“VHDL Design File “sch” must contain an entity of thesame name. ”这是什么原因？如

8、何修改？2.修改问题 1 的错误后，如果编译时出现“Ca n' t open VHDL“ WO这样的错误提示。这又是什么原ieee;因，-1如何修改？libraryuseieee.std_logic_1164.all;-2entityschkis-3port(din, clk, clr: in std_logic;-串行输入数据位 / 工作时钟/复位信号-4ab: outstd_logic_vector(3 downto 0)- 检测结果输出-5);-6endschk;-7architecturebhvofschkis-8signalqintegerrange0to8;-9signal

9、 d : std_logic_vector(7 downto 0); - 8 位 待 检 测 预 置 数-10begin-11d ="11100101"- 8位待检测预置数-12process(clk,clr)-13begin-14ifclr= '1'thenq<=0;-15else ifclk'eventandclk= '1'then-16case q is-17when 0 => if din = d(7) then q <= 1; else q <= 0; end if;-18when 1 => i

10、f din = d(6) then q <= 2; else q <= 0; end if;-19when 2 => if din = d(5) then q <= 3; else q <= 0; end if;-20when 3 => if din = d(4) then q <= 4; else q <= 0; end if;-21when 4 => if din = d(3) then q <= 5; else q <= 0; end if;-22when 5 => if din = d(2) then q <

11、= 6; else q <= 0; end if;-23when 6 => if din = d(1) then q <= 7; else q <= 0; end if;-24when 7 => if din = d(0) then q <= 8; else q <= 0; end if;-25when others => q <= 0;-26end case;end if;endprocess;-29process(q)begin"1010""1011"-30ifelse-31q = 8 theni

12、f;-34process;-35endbhv;-361. 在上述程序代码中存在两处错误，编译时出现如下提示，试修改错误：Error: Line 12: Fileschk.vhd: VHDLsyntax error: unexpected signalStatement Partab <=-32ab <=-33endendd”in ConcurrentError: Line 29:File f:edaschk.vhd: VHDL syntax error: if statement must have END IF, but found PROCESS instead错误 14 p.

13、行号：程序改为：错误 2行号：程序改为：第2页共5页五、 VHDL 程序设计：（16 分）设计一数据选择器 MUX, 其系统模块图和功能表如下图所示。 试采用下面三种方式中的两种 来描述该数据选择器 MUX 的结构体。(a) 用 if 语句。 (b) 用 case 语句。 (c) 用 when else 语句。Library ieee;Use ieee.std_logic_1164.all;Entity mymux isPort (sel : in std_logic_vector(1 downto 0);Ain, Bin : in std_logic_vector(1 downto 0);C

14、out : out std_logic_vector(1 downto 0) );- 选择信号输入- 数据输入End mymux;第 3页 共 5页七、综合题（ 20 分）下图是一个 A/D 采集系统的部分，要求设计其中的 FPGA 采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrent）、内嵌双口 RAM （adram）。控制器（control） 是一个状态机，完成 AD574 的控制，和 adram 的写入操作。 Adram 是一个 LPM_RAM_DP 单元，在 wren 为 '1时'允许写入数据。试分别回答问题面列出了 AD574 的控

15、制方式和控制时序图AD574 逻辑控制真值表（X 表示任意）K12_8A0工 作 状 态CECSRC0XXXX禁止X1XXX禁止100X0启动 12 位转换100X1启动 8 位转换1011X12 位并行输出有效10100高 8 位并行输出有效10101低 4 位加上尾随 4 个 0 有效AD574 工作时序：问题：1. 要求 AD574 工作在 12 位转换模式， K12_8 、 A0 在 control 中如何设置？2. 试画出 control 的状态机的状态图3. 地址计数器每当 ClkInc 时钟上升沿到达，输出地址加1，请对该模块进行 VHDL描述。Library ieee;Use

16、ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity cnt10 isPort (ClkInc, Cntclr: in std_logic;- 时钟信号和清零信号输入Wraddr : out std_logic_vector (9 downto 0) );End cnt10;第 4页 共 5页4. 根据状态图，试对 control 进行 VHDL 描述Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity control

17、 isPort ( CLK, STATUS : in std_logic; - 时钟信号和AD 转换状态信号输入数据输入ADDATA: in std_logic_vector (11 downto 0);- 转换CS, CE, A0, RC, K12_8: out std_logic;AD574 控制信号号ClkInc : outstd_logic;- 地址计数器时钟信换数据输出 End control;rddata : outstd_logic_vector(11 downto 0) );- 转5.已知 adram 的端口描述如下ENTITY adram ISPORT( data: IN S

18、TD_LOGIC_VECTOR (11 DOWNTO 0); -写入数据wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -写入地址rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -读地址wren: IN STD_LOGIC := '1' - 写使能0) - 读出数q : OUT STD_LOGIC_VECTOR (11 DOWNTO 据 );END adram;试用例化语句，对整个FPGA 采集控制模块进行 VHDL 描述Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity ADC574 isPort ( CLK