电子测评仪设计

1、I / 55 文档可自由编辑打印中国石油大学（华东）现代远程教育毕业设计（论文）题 目：电子测频仪的设计 学习中心：重庆信息工程专修学院奥鹏学习中心年级专业： 0409 级电气工程及自动化 学生姓名： 赖易佑 学 号： 0451480160 指导教师： 韩亚军 职 称： 讲 师 导师单位： 重庆信息工程专修学院 中国石油大学（华东）远程与继续教育学 论文完成时间： 年 月 日i / 55 文档可自由编辑打印中国石油大学（华东）现代远程教育毕业设计（论文）任务书发给学员 赖易佑 1.设计(论文)题目： 电子测评仪的设计 2.学生完成设计(论文)期限： 年 月 日至 年 月 日 3设计（论文）课题

2、的要求：(1)设计一个 4 位十进制数字显示的数字式频率仪其频率测量范围为109999kHz。(2)要求量程能够转换。(即测几十到几百千 (kHz)时，有小数点显示，前者显示小数点后 2 位，后者显示小数点后 1 位。)(3)当输入的信号小于 10kHz 时，输出显示全 0；当输入的信号大于 9999kHz时，输出显示全 H。4实验(上机、调研)部分要求内容：(1)根据任务书的设计要求，收集、检索相关资料。(2)整理资料、撰写开题报告，提交指导老师进行修改。开始撰写论文的初稿，做相关实验并获取相关数据。(3)与指导老师再次进行对所撰写的论文进行讨论，并做修订，再次核对实验数据，进行论文格式的规

3、范，交稿、打印、装订 。5.主要文献查阅：1.何伟. 现代数字系统实验及设计.重庆： 重庆大学出版社，2005.10。2.高吉祥. 电子技术基础实验与课程设计. 电子工业出版社，2005.2。3.杨刚，龙海燕.现代电子技术VHDL 与数字系统设计M.北京：电子工业出版社，2004。 4.谢煌，黄为.基于 VHDL 语言设计频率计J.北京：现代电子技术，2003，14。 ii / 55 文档可自由编辑打印5.张亦华.数字电路 EDA 入门-VHDL 程序实例集M.北京：北京邮电大学出版社，2003。 6.黄天戌.用 FPGA 设计数字频率计J.工业仪表与自动化装置，2005 7.杜玉远.基于 t

4、op-down 方法的数字频率计的设计与实现J. 电子世界.2004，5。 6.发 出 日 期： 年 月 日 7.学员完成日期： 年 月 日指导教师签名： 韩亚军 学 生 签 名： 赖易佑 i / 55 文档可自由编辑打印摘摘 要要电子测频仪是一种基本的测量仪器，是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。因此，它被广泛应用与航天、电子、测控等领域。它的基本测量原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用 LED 数码显示管显示出来。根据数字频

5、率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块、防抖电路、计数模块、锁存器模块和显示模块等几个单元，并且分别用 VHDL 对其进行编程，实现了闸门控制信号、计数电路、锁存电路、位选电路、段选电路、显示电路等。本文详细论述了利用 VHDL 硬件描述语言设计，并在 EDA（电子设计自动化）工具的帮助下，用大规模可编程器件（CPLD）实现数字频率计的设计原理及相关程序。该设计方案对其中部分元件进行编程，实现了闸门控制信号 、多路选择电路、计数电路、位选电路、段选电路等。频率计的测频范围：10KHz9.9MHz。该设计方案通过了Max+plus 软件

6、仿真、硬件调试和软硬件综合测试。关键词关键词：数字频率计 电子设计自动化 大规模可编程器件 硬件描述语言ii / 55 文档可自由编辑打印目目 录录摘 要.i目 录.ii第 1 章 绪 论.1第 2 章 电子测频仪的设计原理.52.1 电子测频仪的基本组成.52.2 电子测频仪的分类.62.4 电子测频仪的基本工作原理.62.5 电子测频仪技术指标及误差分析.8第 3 章 CPLD 简介.103.1 CPLD 器件结构简介 .103.2 典型 CPLD 器件简述 .123.3 CPLD 的编程工艺 .143.4 新技术的应用.15第 4 章 电子测频仪设计环境简介.174.1 Quartus

7、开发软件简介.174.1.1 图形用户界面设计流程.184.1.2 EDA 工具设计流程.184.1.3 Quartus 软件的主要设计特性 .18第 5 章 电子测频仪的设计.215.1 电子测频仪设计任务及要求.215.2 设计实现.215.3 功能模块设计.235.4 下面分别介绍各模块基于 VHDL 的设计方法.235.5 顶层文件的编写.415.6 程序说明.44iii / 55 文档可自由编辑打印5.7 系统仿真.44第 6 章 结 论.46致 谢.47参 考 文 献.481 / 55 文档可自由编辑打印第第 1 1 章章 前言前言软件编程对其器件的结构和工作方式进行重构，能随时进

8、行设计调整而满足产品升级。使得硬件的设 CPLD 是一种新兴的高密度大规模可编程逻辑器件，它具有门阵列的高密度和 PLD 器件的灵活性和易用性，目前已成为一类主要的可编程器件。可编程器件的最大特点是可通过计可以如软件设计一样方便快捷，从而改变了传统数字系统及用单片机构成的数字系统的设计方法、设计过程及设计概念，使电子设计的技术操作和系统构成在整体上发生了质的飞跃。采用 CPLD 可编程器件，可利用计算机软件的方式对目标期进行设计，而以硬件的形式实现。既定的系统功能，在设计过程中，可根据需要随时改变器件的内部逻辑功能和管脚的信号方式，借助于大规模集成的 CPLD 和高效的设计软件，用户不仅可通过

9、直接对芯片结构的设计实现多种数字逻辑系统功能，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量及难度，同时，这种基于可编程芯片的数量，缩小了系统的体积，提高了系统的可靠性。EDA（电子设计自动化）技术就是以计算机为工具，在 EDA 软件平台上，对硬件语言 HDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作（文本选用的开发工具为 Altera 公司的MAX+PLUS II） 。EDA 的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的

10、测试与仿真操作，大大提高了大规模系统电子设计的自动化程度。设计者的工作仅限于利用软件方式，即利用硬件描述语言（如 VHDL）来完成对系统硬件功能的描述。VHDL 语言（Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）诞生于 1982 年，是由美国国防部开发的一种快速设计电路的工具，1985 年正式推出是2 / 55 文档可自由编辑打印目前标准化程度最高的硬件描述语言。IEEE（The Institute of Electrical and Electronics Engineers）于

11、 1987 年将 VHDL 采纳为 IEEE1076 标准。VHDL 经过十几年的发展、应用和完善以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层次的仿真测试手段在电子设计领域受到了普遍的认同和广泛的接受成为现代 EDA 领域的首选硬件描述语言。目前流行的 EDA 工具软件全部支持 VHDL 它在 EDA 领域的学术交流、电子设计的存档、专用集成电路（ASIC）设计等方面担任着不可缺少的角色。有专家认为在 21 世纪 VHDL 与 Verlog HDL语言将承担起几乎全部的数字系统设计任务。显然 VHDL 是现代电子设计师必须掌握的硬件设计计算机语言。1.具有一下几个特点：

12、VHDL 具有强大的功能覆盖面广描述能力强。VHDL 支持门级电路的描述也支持以寄存器、存储器、总线及运算单元等构成的寄存器传输级电路的描述还支持以行为算法和结构的混合描述为对象的系统级电路的描述。2.VHDL 有良好的可读性。它可以被计算机接受也容易被读者理解。用 VHDL 书写的源文件既是程序又是文档既是工程技术人员之间交换信息的文件又可作为合同签约者之间的文件。3.VHDL 具有良好的可移植性。作为一种已被 IEEE 承认的工业标准 VHDL 事实上以成为通用的硬件描述语言可以在各种不同的设计环境和系统平台中使用。4.使用 VHDL 可以延长设计的生命周期。用 VHDL 描述的硬件电路与

13、工艺无关不会因工艺而使描述过时。与工艺有关的参数可以通过VHDL 提供的属性加以描述工艺改变时只需要修改相应程序中属性参数即可。5.VHDL 支持对大规模设计的分解和已有设计的再利用。VHDL 可以描述复杂的电路系统支持对大规模设计的分解由多人、多项目组来共同承担和完成。标准化的规则和风格为设计的再利用提供了有利的支持。3 / 55 文档可自由编辑打印6.VHDL 有利于保护知识产权。用 VHDL 设计的专用集成电路（ASIC）在设计文件下载到集成电路时可以采用一定保密措施使其不易被破译和窃取。目前已成为 IEEE（The Institute of Electrical and Electro

14、nics Engineers）的一种工业标准硬件描述语言，相比传统的电路系统的设计方法，VHDL 具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（Library-based）的设计的特点，因此设计者可以不必了解硬件结构设计，从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用 VHDL 对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的 CPLD 器件去，从而实现可编程的专用集成电路（ASIC）的设计。基于 EDA 技术的设计方法为自顶向下设计，其步骤是采用可完全独

15、立于目标器件芯片物理结构的硬件描述语言，在系统的基本功能或行为级上对设计的产品进行行为描述和定义，结合多层次的仿真技术，在确保设计的可行性与正确性的前提下，完成功能确认，然后利用 EDA工具的逻辑综合功能，把功能描述转换为某一具体目标芯片中（如CPLD 芯片） ，使该芯片能够实现设计要求的功能，使电路系统体积大大减少，可靠性得到提高。电子测频仪是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生较大的延时，造成测量误差、可靠性差。随着可编程逻辑器件（CPLD）的广泛应用，以 EDA 工具为开发平台，运用 VHDL 语言，将使系统大大简化。提高整体的性能和可靠性。本

16、文用 VHDL 在 CPLD 器件上实现一种电子测频仪测频系统，能够用十进制数码管显示被测信号的频率，不仅能测量频率，还可以测量4 / 55 文档可自由编辑打印其他多种物理量。具有体积小、可靠性高、功耗低的特点。5 / 55 文档可自由编辑打印第第 2 2 章章 电子测频仪的设计原理电子测频仪的设计原理2.1 电子测频仪的基本组成电子测频仪的基本组成电子测频仪的基本测试功能有：频率、周期、时间间隔、计数、频率比、自较等。要完成诸多的测试功能，这就要求电子测频仪具有积木式的电路结构，如图 2-1。图 2-1 电子测频仪的基本组成在不同的测试功能下、即使是同一电路，电路的作用却不同，如同积木那样进

17、行组合。例如，闸门电路的两个输入端，一个端子是时基输入，另一个端子是时标输入，利用时基开信号闸门，开门期间对时标计数。但在不同的功能下，时基、时标的意义不同。测频时，用被测信号形成时基，标准信号形成时基。如图 2-2 所示。图 2-2 测频率的基本形式电子测频仪最基本的功能是在开闸门的期间累计脉冲个数。如果闸门信号是用高稳定度的频率源产生，将使测量精度大为提高，目前已达被测 信号 测量通道 逻辑控制 译码器 计数器 闸门 显示器 被测信号 时标 计数 脉冲 时基 标准信号 闸 门 6 / 55 文档可自由编辑打印到，是众多物理量测量中精度最高的。所以许多物理量都希望转化1310为电信号，再用数

18、字频率机机测量。例如，电压量用 A/D 变换器转换为闸门时间，用数字频率计累计闸门期间的时钟脉冲个数，就构成了数字电压表；力或重力用传感器转换为电信号机，用电子测频仪脊神经，就构成电子称。电子计数已一种成熟的测量方法，特别是可采用高度集成的器件，组装，调试方便，价格低廉，是数字化测量的基础。2.2 电子测频仪的分类电子测频仪的分类按功能分，有通用计数器，时间计数器、特种计数器；按测频的上限值分，有低速计数器，带宽小于 10MHz；中速计数器，带宽10M100MHz；高速计数器，上限频率大于 100MHz；微波计数器，（180）GHz。测试功能 是指仪器所具有的测试项目，如测频、测时间间隔等。频

19、率范围 被测信号的频率宽度。输入特性 电子测频仪设置 23 个信号通道，在不同的测试功能下，被测信号进入不同的通道。输入特性指的是通道特性，包括：输入灵敏度：使仪器正常工作的输入电压最小值。最大输入电压：仪器允许的最大输入电压的峰值。输入阻抗：输入电阻和电容的并联值。100MHz 以下的电子测频仪，典型值为 1M/25pF，高频时应采用 50的匹配阻抗，测量的准确度 用测量误差表示。石英晶体的测频仪稳定度一般优于。910闸门时间和时标 由标准频率分频或倍频产生，供测量时选择。显示方式 显示的位数、显示时间等。输出 输出哪种标准信号，输出信号的电平、编码方式。2.4 电子测频仪的基本工作原理电子

20、测频仪的基本工作原理鉴于电子测频仪积木式电路结构，闸门的两个输入端分别加时标和时基，由功能开关切换。但在不同的测试功能下，时基和时标所代表的7 / 55 文档可自由编辑打印意义不同，所组成的测试方案也各不相同。为实现以上方案，常需要一些单元电路。电子测频仪的原理框图如图 2-3 所示 脉冲发生器 信 号 整 形 电 路 锁存器 译 码 驱 动 电 路 计 数 器 测频控制信号发生电路 数码显示 图 2-3 电子测频仪的原理框电子测频仪是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波，方波，三角波和尖脉冲信号的频率，而且还可以测量他们的周期。电子测频仪在测量其他物理量如转

21、速、振荡频率等方面获得广泛应用。所谓频率，就是周期性信号在单位时间（1s）里变化的次数。若在一定时间间隔 T 内测得的这个周期性信号的重复变化次数 N，则其频率可表示为f=N/T (2-1)因此，为测量周期信号的频率，就必须解决计数和时间标准问题。即，频率测量至少应包括计数电路和时基电路两部分，智能测量方案还必须有控制电路环节。图 2-2 所示为电子测频仪的原理框图。它主要由 5 个模块组成：脉冲发生器电路、测频控制信号发生器电路、计数器模块电路、锁存器和译码驱动电路。8 / 55 文档可自由编辑打印当系统正常工作时，脉冲发生器提供标准的输入信号，经过测频控制信号发生器进行信号的变换，产生计数

22、信号。测量信号时，将被测信号通过信号整形电路，产生同频率的矩形波。送入计数模块。计数模块将对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。2.5 电子测频仪技术指标及误差分析电子测频仪技术指标及误差分析 1 频率准确度：一般用相对误差表示 （2-2）11xNT FNN为量化误差（即1 个字误差） ，是电子测频仪所特有的误差。当闸门时间 T 选定后，越低，量化误差越大；xF （2-3）xcFTFT为闸门相对误差，主要由时基电路标准频率的准确度决定

23、 （2-4）1ccxFFT F2 频率测量范围：在输入电压符合规定要求值时，就能够正常进行测量的频率区间称为频率测量范围，频率测量范围主要放大整形电路的频率响应决定。 3 测量频率为；xNFT测量频率的相对误差： (2-5)1 ()xfxNTxrxFYYYF TYF 式中，由计数引起，与，N 成反比；由闸门信号宽度不准引NYxF起的，主要取决于适应晶体振荡器频率的稳定度。通常，石英晶体的稳9 / 55 文档可自由编辑打印定度比较高。因此，选择闸门时间 T 可改变量程和测量误差。10 / 55 文档可自由编辑打印 可编程逻辑架构 积项阵列 和项分配 Macro- Cell 输出入 单位 MCel

24、l 逻辑方块 输出 或 输入 可编程逻辑架构 输 出 或 输 入 Logic Block Logic Block Logic Block Logic Block Logic Block Logic Block 第第 3 3 章章 CPLDCPLD 简介简介3.1 CPLD 器件结构简介器件结构简介具有固定输入和输出数目的任何组合逻辑函数可以在可编程只读存储器（PROM）中，以输出为输入的查找表方式来实现，许多实现组合逻辑的结构变型已从这一简单的概念引申出来，然后利用 VLSI 的密度产生更通用的，能实现 PCB 板上几个简单 PAL 互连功能的器件是PAL/ PROM 这类范例的扩展，称为 P

25、AL 构造的 PLD，也就是说复杂可编程逻辑器件CPLD(Complex Programmable Logic Devices). CPLD的架构方块图，如下图所示图 3-1 CPLD 的架构方块图每一个逻辑方块(Logic Block)内的内部示意图，则如下图所示图 3-2 逻辑方块内部示意图11 / 55 文档可自由编辑打印在考察 PAL 构造的 CPLD 之前，让我们先看一下或阵列可编、与阵列固定的可编程只读存储器。作为两级可编程逻辑较简单的概念，PROM 具有 n 个输入和 m 个输出，2 行的查找表，它有以下 3 个特点：（1）给定输入和输出的数目，允许在逻辑设计完成之前就开始 PC

26、B设计，也允许在 PCB 设计完成之后更改 PROM 的设计。（2）允许将时序校验从逻辑设计中分出来，因为通过此可编程器件的延时是固定的，与要实现的逻辑函数无关。（3）器件的功能可以在较高的级别上规定，如用一系列逻辑方程或真值表表示，这样做可以加快设计。但是 PROM 的结构也有两个主要的缺点：（1）硅片面积和由此产生的成本以及封装和板的面积都是由乘积项的数量所决定，n 输入的 PROM 就有 2n 个乘积项。（2）通过 PROM 的延时正比与乘积项的数目，所以延时性能随输入数目增加成正比地加大而边坏。因此，PROM 仅适合必须完成输入信号译码等功能的场合，例如，由一种字符码变换为另一种字符码

27、的查找表。在全定制设计中，与阵列和或阵列都可编程的 PAL 是实现中到大尺寸任意逻辑函数的主要方法。但是，因为可编程能力的额外层增加了延时，可编程 PLA 不在具有实现 n 个变量所有函数的 PROM 特性，必须在器件设计之前选择一个较小的确定数目的乘积项，不能在输入和输出变量数目的基础上单独选择器件。所以与 PLA 等效的可编程逻辑阵列未能充满可编程逻辑市场。类似地，要实现函数的任何改变可能不在适合所选的器件。CPLD 的集成度在千门/片以上，其基本结构依然是由与阵列、或阵列、输入缓冲电路、输出宏单元组成。其与阵列比 PAL 大的多，但并非靠简单的增大阵列的输入、输出端口达到。阵列占用芯片的

28、面积随其输出端数的增加而急剧增加，而芯片面积的增大不仅使芯片的成本增加，还12 / 55 文档可自由编辑打印使信号在阵列中传输延时加大而影响其运行速度。所以 CPLD 通常是由多个类似 PAL 的功能块组成，具有很长的固定于芯片上的布线资源，通过位于中心的互连矩阵连接在一起。互连矩阵要将来自 I/O 的信号和逻辑块的输出布线到器件内任何逻辑块的输入。一般互连矩阵有两种形式：基于阵列的互连和基于多路开关的互连。基于阵列的互连是完全的纵横开关的实现方式，它允许任何输入到互连矩阵中的信号布线到任何逻辑块，是完全可布通的。基于多路开关的互连是对逻辑块的每个输入有一个多路转换器，输入到互连矩阵的信号被连

29、接到每个逻辑块的大量多路开关的输入端，这些多路转换器的选择是可编程的，只允许其一个输入通过它进入逻辑块。所以不通率与多路转换器的输入宽度有关，宽度愈大，所占面积增加，性能降低。此外，CPLD 具有很宽的输入结构，适合于实现高级的有限状态机：具有 ISP 性能的 CPLD，可以直接在系统内对其进行编程，因而类似与具有 ISP 性能的 SRAM 查找表类型的 FPGA。CPLD 的主要缺点是功耗比较大，15000 门以上的 CPLD 功耗要高于 FPGA、门阵列和分立器件。3.2 典型典型 CPLD 器件简述器件简述下面介绍几个厂家的一些典型 CPLD 器件。 Xilinx 的 XC9500 系列

30、是采用创新 FastFLASH 工艺制造的CPLD，具有特殊的系统内编程（ISP）的能力，系统内编程/擦除的次数可以高达上万次，比其他 CPLD 的编程/擦除的次数高一至二个数量级，高的耐久程度使其可用于经常要求现场更改和再配置的应用场合，它的扩展 IEEE_1149.1 边界（JTAG）指令集允许器件编程模式变更扩展和实现系统内的诊断。XC9500 系列还提供整个产品寿命期间的支持措施和引脚锁定能力。在大多数 CPLD 器件中，每个 I/O 引脚的宏单元通过一个 I/O 块直接驱动，当设计要求引脚锁定时，EDA 软件的适配器13 / 55 文档可自由编辑打印强迫逻辑影射到专门的宏单元来保持引

31、脚不变。 XC9500XL 和 XC9500XV 器件为低电压、低功耗的 CPLD 器件，使用 XC9500XV 器件可以比使用 XC9500 器件节省 75%的功耗，而且成本也大大降低。低电压不仅具有最佳的系统性能，同时确保灵活性与不通率，可以很方便的设计出工作频率近 200MHz 的快速同步 DRAM 控制器以及与微处理器配合更紧密的借口。 Altera 的 CPLD 是从基于 PLA 的传统 PLD 结构演变来的，它的逻辑块是由 20 个到超过 100 个输入的宽扇入的与门馈送到带有 3 个8个输入的或门组成的。Altera 的与非结构可以实现与-或逻辑电路，其输出馈送到一个异或门，这个

32、基本电路可以用一个触发器和一个多路开关来扩充，此多路开关选择锁存的输出信号。可编程的非逻辑可以用异或门来获得，如果一个异或门的输入端是分离的，它的作用和或门相同，允许或门和异或门形成更大的或函数，用来实现其他算术功能，这个可编程的形式明显增加了逻辑块的功能性。Altera 的 CPLD 功能块的优点是宽与门可以用较少的功能来形成函数，但是很难有效地利用所有门的所有输入，从而导致芯片密度上的损失。在其他结构中布线和逻辑是分不开的，未有的输入也会导致同样的损失。Lattice 的 CPLDispLSI 系列是具有 ISP 性能的器件，但是用标准的测试程序检验时，引脚锁定的能力较差，因而影响其 IS

33、P 的性能。为了解决这个问题，在称为“布线池”的互连矩阵基础上，在 I/O 块和功能块之间增加“辅助布线池”。Altera 和 MAX7000、7000E 和 7000S 等器件由于缺少布线资源存在引脚锁定的问题。当利用宏单元的反馈和驱动输出引脚时，出现引脚锁定的问题，这个问题在 Altera 器件的更高引脚数的型号时变得更差。当前 Altera 的软件没有利用逻辑直通来解决布线拥挤，而是当布线拥挤14 / 55 文档可自由编辑打印发生时，设计因布线而失败。Lattice 的 ispLSI 器件有布线资源少和功能块扇入窄的缺点，Lattice的适陪器软件利用逻辑资源作为直通来尽力完成设计的布线

34、。但是，这样对性能和利用率的影响较显著，在某些情况下，适配器软件编译时间在引脚锁定之后要比引脚锁定之前慢 80%之多，宏单元数则增加 25%，所以，ispLSI 器件采用了较差的引脚锁定结构。AMD 的 MACH5 器件具有不足的布线资源和差的适配器性能的缺点，窄的功能在引脚锁定之后总是重新布线，带来了由于分段延时引起的某些性能的降低。3.3 CPLD 的编程工艺的编程工艺在 CPLD 中使用编程工艺有 EPROM 工艺、EEPROM 工艺和 Flash工艺。1、EPROM 工艺工艺EPROM 是可擦除的 ROM（Erasable Programmable ROM）,对 ROM中存放的数据可通

35、过紫外线照射的方法加以擦除。采用该工艺的 PROM中用一种 FAMOS 场效应管，其特点是在长效应管的栅极区的二氧化硅中埋有用多晶硅制作的浮置栅 G2，该浮置栅在正常工作条件不带电荷，且其栅极加一定电压，场效应管牌导通状态，相当于熔丝接通。如在编程时对其漏、源间加一定高压，使二氧化硅击穿，则基底中的电子将被击向栅极，其中一部分被浮置删俘获。 编程电压撤去后，二氧化硅层恢复绝缘状态。复活在浮置栅上的电子由于被绝缘层所包围无法消散而长期保存在浮置栅上（保存 10 年，其电荷损失不小于 10%） ，使浮置删带负电位，从而使该场效应管的开启电压增加，在正常工作状态下为截止状态，相当于容丝断开，达到写

36、0 的目的。擦除时只要将芯片置于一定程度的紫外线下照射 15min20min，原束缚于浮置删中的电子被紫外线激活，穿过二氧化硅绝缘层回到基层、芯片中存储的数据变为全 1，回到未编程时的情况。15 / 55 文档可自由编辑打印2、EEROMEEROM 是可电擦除（或电改写）的 ROM（Electrical Erasable ROM） ，其存储数据的擦除不用紫外线照射，而是用一定幅度的电压脉冲完成。EEROM 的擦除是逐点进行的，对每一点都是先擦后写，但擦写所需的时间很短，一片数万门的 CPLD，其擦写时间通常不会超过1s。EEROM 工艺不需要紫外线擦除，改写的时间短，已大部分取代了EEROM

37、工艺。3、FlashFlash 工艺的“熔丝”管结构，它没有隧道，但两个栅极的安排有区别，靠衬底更近。其擦写工程与 EEROM 基本一致，但其擦除不是逐点地进行，而是一次全部擦除，然后再逐点改写，因而其编程速度比EEROM 高。Flash 工艺是比较新地工艺。3.4 新技术的应用新技术的应用1、CPLD 的在系统编程技术传统的 CPLD 编程是在编程器上完成的，因为那时 CPLD 编程需要较高的电压和较特殊的波形。然而，由于工艺的改进，对 CPLD 器件的编程可在其工作电压下进行。因此，可将 CPLD 芯片安装在系统中，在其工作环境下，依靠编程软件完成，这就是所谓在系统编程（In System

38、 Program） 。2、片内存储器和其他片内逻辑在某些 CPLD 的芯片中，专门开辟了一个区，制作了一定容量的片内 RAM（包含 FIFO、双口随机型、单口随机型三种） ，为用户开发DSP 功能（例如 FIR 滤波器、图像卷积等）提供条件。由于这是用RAM 工艺制作的，占用面积小，所以其速度比逻辑单元配置 RAM 高。有些 CPLD 芯片中专门制作了 20 位高速计数器和高速阵列乘法器，可16 / 55 文档可自由编辑打印以很方便地得到高性能地器件。另外有些芯片（如 ALTERA 公司APEX 等系列芯片）中包含有锁相电路，可以与外电路配合，完成信号源、通信等有关电路或系统地设计制作。此外，

39、有些芯片在某些局部结构上形成自己的特色，如可在内部完成三态功能等。3、低电压、低功耗系列芯片随着集成工艺的改进，3.3V 供电的 CPLD 已进入应用领域，并逐渐成为主流，其他旨在降低功耗的产品（例如零支持功耗的芯片等）也有生产。内核电压为 2.5V、1.8V 供电的产品也陆续问世。以上各种特色的芯片可供用户在需要时选用。4、IP 的使用和嵌入式模块随着芯片规模的日益扩大，系统功能的日益复杂，特别是片上系统的出现、如仍按常规的设计方法，开发周期将会很长，设计质量也会受到影响。因此，IP（Intellectual Property 知识产权）应运而生。人们可以将合适的 IP 软核（Core）或其

40、他形式的核，作为嵌入式模块装在自己的设计中，方便而快捷地完成一个系统地设计。对处理器类 IP 核的嵌入，须在芯片对外接口上有特殊的安排。现在，各半导体公司的 CPLD 新产品已注意到此问题，并有相应的产品问世。5、混合编程技术、混合编程技术关于可编程模拟电路（PAC，Programmable Analog Circuit）正在研究之中，已有一些 PAC 的芯片问世，片中包含一些增益可调额的放大器和滤波器等，但目前还为得到广泛使用，在不久的将来，带有放大器、比较器、A/D 变换器、滤波器等模拟器件的混合可编程器件将进入应用领域。17 / 55 文档可自由编辑打印第第 4 4 章章 电子测频仪设计

41、环境简介电子测频仪设计环境简介4.14.1 QuartusQuartus 开发软件简介开发软件简介Quartus 为 Altera 开发包进行系统模型设计提供了集成综合环境。Quartus 集成环境包括以下内容：系统级设计，嵌入式软件开发，可编程逻辑器件（PLD）设计，综合，布局和布线，验证和仿真。Quartus 设计软件根据设计者需要提供了一个完整的多平台开发环境，它包含整个 FPGA 和 CPLD 设计阶段的解决方案。右图所示为Quartus 软件的开发流程。Quartus 设计工具完全支持 VHDL，Verilog 的设计流程，其内部嵌有 VHDL，Verilog 逻辑综合器。也可采用第

42、三方的综合工具，如Leonardo Spectrum, Synplify Pro,FPGA Compiler 有着更好的综合效果，因此通常建议使用这些工具来完成 VHDL/Verilog 源程序的综合。Quartus 可以18 / 55 文档可自由编辑打印图 4-1 Quartus 软件的开发流程直接调用这些第三方工具。同样，Quartus 具备仿真功能，但也支持第三方的仿真工具，如 ModelSim。此外，Quartus 与 MATLAB和 DSP Builder 结合可以进行基于 FPGA 的 DSP 系统开发，是 DSP 硬件系统实现的关键 EDA 工具。Quartus 还可与 SOPC

43、Builder 结合，实现 SOPC 系统开发。4.1.1 图形用户界面设计流程图形用户界面设计流程Quartus 软件提供的完整、易于操作的图形用户界面可以完成整个设计流程中的各个阶段。4.1.2 EDA 工具设计流程工具设计流程Quartus 软件允许设计者在设计流程中的各个阶段使用熟悉的第三方 EDA 工具，设计者可以在 Quartus 图形界面用户或命令行可执行文件中使用这些 EDA 工具。Quartus 软件与它所支持的 EDA 工具直接通过 Native Link 技术实现无缝连接，并允许 Quartus 软件中自动调用第三方 EDA 工具。4.1.3 Quartus 软件的主要设

44、计特性软件的主要设计特性Quartus 设计软件配合一系列可供客户选择的 IP 核，可使设计人员在开发和推出 FPGA，CPLD 和机构化 ASIC 设计的同时，获得无与伦比的设计性能、一流的易用性以及最短的市场推出时间。这是设计人员首次将 FPGA 移植到结构化 ASIC 中，能够对移植以后的性能和功耗进行准确的估算。Quartus 软件支持 VHDL 和 Verilog 硬件描述语言的设计输入、基于图形的设计输入方式以及集成系统设计工具。Quartus 软件可以将设计、综合、布局和布线以及系统的验证全部都整合到一个无缝的环境中，其中包括和第三方 EDA 工具的接口。19 / 55 文档可自

45、由编辑打印1)1) 基于模块的设计方法有利于提高工作效基于模块的设计方法有利于提高工作效Altera 特率别为 Quartus 软件用户提供了 LogicLock 基于模块的设计方法，便于用户独立设计和实施各种设计模块，并且在将模块集成到顶层工程时仍可以维持各个模块的性能。由于每一个模块都只需要进行一次优化，因此 LogicLock 流程可以显著缩短设计和验证的周期。2)2)更快地集成更快地集成 IPIPQuartus 软件包括 SOPC Builder 工具，SOPC Builder 针对可编程片上系统（SOPC）的各种应用自动完成 IP 核（包括嵌入式处理器、协处理器、外设、存储器和用户设

46、定的逻辑）的添加、参数设置和连接等操作。SOPC Builder 节约了原先系统集成工作中所需要的大量时间，使设计人员能够在几分钟内将概念转化成为真正可运作的系统。Altera 的 MegaWizard Plus-In Manager 可对 Quartus 软件中所包括的参数化模块库（LPM）或 Altera/AMPP SM 合作伙伴的 IP Megafunctions 进行参数设置和初始化操作，从而节省设计输入时间，优化设计性能。3)3)在设计周期的早期对在设计周期的早期对 I/OI/O 引脚进行分配和确认引脚进行分配和确认Quartus 软件可以进行预先的 I/O 分配和验证操作（无论顶层

47、的模块是否已经完成） ，这样就可以在整个设计流程中尽早开始印刷电路板（PCB）的布线设计工作。同样，设计人员可以在任何时间对引脚的分配进行修改和验证，无需再进行一次设计编译。该软件还提供各种分配编辑的功能，例如选择多个信号和针对一组引脚同时进行的分配修改等，所有这些都进一步简化了引脚分配的管理。4)4) 存储器编译器存储器编译器用户可以使用 Quartus 软件中提供的存储器编译器功能对 Altera 20 / 55 文档可自由编辑打印FPGA 中的嵌入式存储器进行轻松管理。Quartus 软件的 4.0 版本和后续版本都增加了针对 FIFO 和 RAM 读操作的基于现有设置的波形动态生成功能

48、。5)支持 CPLD，FPGA 和基于 HardCopy 的 ASIC除了 CPLD 和 FPGA 以外，Quartus 软件还使用和 FPGA 设计完全相同的设计工具、IP 和验证方式支持 HardCopy Stratix 器件系列，在业界首次允许设计工程师通过易用的 FPGA 设计软件来进行结构化的ASIC 设计，并且能够对设计后的性能和功耗进行准确的估算。6)6)使用全新的命令行和脚本功能自动化设计流程使用全新的命令行和脚本功能自动化设计流程用户可以使用命令行或 Quartus 软件中的图形用户界面（GUI）独立运行 Quartus 软件中的综合、布局布线、时序分析以及编程等模块。除了提

49、供 Synopsys 设计约束（SDC）的脚本支持以外，Quartus 软件中目前还包括了易用的工具命令语言（Tel）界面，允许用户使用该语言来创建和定制设计流程和满足客户的需求。7)7) 高级教程帮助深入了解高级教程帮助深入了解 QuartusQuartus 的功能特性的功能特性Quartus 软件提供的详细教程，覆盖了从工程创建、普通设计、综合、布局布线到验证等在内的各种设计任务。Quartus 软件的 4.0 以及后续版本包括如何将 MAX+plus软件工程转换成为 Quartus 软件工程的教程。Quartus 软件还提供附加的高级教程，帮助技术工程师快速掌握各种最新的器件和设计方法。

50、21 / 55 文档可自由编辑打印第第 5 5 章章 电子测频仪的设计电子测频仪的设计5.15.1 电子测频仪设计任务及要求电子测频仪设计任务及要求1）设计任务及要求设计一个 4 位十进制数字显示的数字式频率计。要求如下：a) 4 位十进制数字显示的数学式频率计，其频率测量范围为109999kHz，测量单位为 kHz。b) 要求量程能够转换。 （即测几十到几百千（kHz）时，有小数点显示，前者显示小数点后 2 位，后者显示小数点后 1 位。 ）c) 当输入的信号小于 10kHz 时，输出显示全 0；当输入的信号大于 9999kHz 时，输出显示全 H。2）所选器件EPM7128S、共阴极七段数

51、码管、按健开关、电阻、电容3）设计总体框图 计数 电路 复位 锁存器 分频 电路 时 分复用 译 码 显 示 被测 信号 时钟 输入 图 5-1 电子测频仪总体框图5.25.2 设计实现设计实现采用 VHDL 语言设计一个复杂的电路系统，运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法进行设计。在顶层对内部各功能块的连接关系和对外的接口关系进行了描述，而功能块的逻辑功能和具体实现形式则由下一层模块来描述。根据频率计的系统原理框22 / 55 文档可自由编辑打印图，运用自顶向下的设计思想，设计的系统顶层电路图如图 5.2 所示。各功能模块采用 VHDL 语言来描述1 顶层系统设计VC

52、Ccp_20mINPUTVCCenableINPUTVCCinputINPUTVCCreselINPUTdelatch2.0OUTPUTshow6.0OUTPUTsel3.0OUTPUTkeycpimpdebounceinstcp_20mcp1cp2cp3dividefre4inst2resetcp3overflowlowplay03.0play13.0play23.0play33.0decimal2.0overlatchlowlatchp0latch3.0p1latch3.0p2latch3.0p3latch3.0delatch2.0frelatchinst3enablecp3inputre

53、setoverflowlowplay03.0play13.0play23.0play33.0decimal2.0fretestinst4cp1lowoverflowp03.0p13.0p23.0p33.0show6.0sel3.0displayinst1图 5-2 电子测频仪顶层系统设计图2 测频仪设计流程图 根据设计要求确定初步方案，确定其设计的流程图。 图 5-3 电子测频仪设计的流程图23 / 55 文档可自由编辑打印5.35.3 功能模块设计功能模块设计此电子测频仪系统分为分频模块、防抖电路、计数模块、锁存器模块和显示模块等几个单元。1 分频模块分频模块对系统输入的时钟进行分频操作，获

54、得一个 200Hz 的片选信号、25Hz 防抖动电路周期信号，以及 5Hz 闸门信号。2 计数模块计数模块在闸门时间内对被测信号进行计数，并根据被测输入信号的频率范围自动切换量程，控制小数点显示位置。3 锁存器模块数字锁存在固定时间基准的后周期开始工作，即当 0.1S 闸门计数时间结束，闸门下降沿到来时，锁存此时计数模块的各项输出。4 显示模块显示模块则在七段数码管片选信号控制下，将锁存器保存的 BCD码数据动态扫描、译码，以十进制形式显示。5.45.4 下面分别介绍各模块基于下面分别介绍各模块基于 VHDLVHDL 的设计方法的设计方法1 分频模块示意图（Symbol） ，如图 5-4 所示

55、（1）设计实体（Entity）:计数模块取名 dividefre4; （2）端口定义（Port）:各输入输出引脚定义如下：cp_20m:时钟信号输入端cp1:片选信号输出端cp2:防抖动电路周期信号输出端 cp3:闸门信号输出端24 / 55 文档可自由编辑打印cp_20mcp1cp2cp3dividefre4inst1图 5-4 分频模块示意图（3）设计输出：下面即为采用 VHDL 语言编写的分频模块设计文件library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity dividefre4 ispo

56、rt(cp_20m:in std_logic; cp1:out std_logic; -200Hz 片选信号 cp2:out std_logic; -25Hz 防抖动电路周期信号 cp3:out std_logic); -5Hz 闸门信号end dividefre4;architecture behavior of dividefre4 issignal tout:integer range 0 to 50000;signal tout1:integer range 0 to 7;signal tout2:integer range 0 to 39;signal cp_1:std_logic;

57、signal cp_2:std_logic;signal cp_3:std_logic;signal cp:std_logic;begin process(cp_20m)25 / 55 文档可自由编辑打印 begin if(cp_20mevent and cp_20m=1)then if tout=49999 then tout=0; else tout=tout+1; end if; if tout=24999 then cp=0; else cp=1; end if; end if; end process;process(cp) begin if(cpevent and cp=1)the

58、n cp_1=not cp_1; end if; end process;process(cp_1) begin if(cp_1event and cp_1=1)then if tout1=7 then tout1=0; else tout1=tout1+1; end if; if tout1=3 then cp_2=1; elsif tout1=7 then cp_2=0;26 / 55 文档可自由编辑打印 end if; if tout2=39 then tout2=0; else tout2=tout2+1; end if; if tout2=39 then cp_3=1; elsif

59、tout2=19 then cp_3=0; end if; end if; end process;cp1=cp_1;cp2=cp_2;cp3=cp_3;end behavior;（4）仿真效果为下图 5-5 所示图 5-5 分频模块仿真图形2 锁存器模块示意图 (1)设计实体（Entity）:计数模块取名 frelatch;(2)断口定义（Port）:各输入输出引脚定义如下;Reset:复位信号输入端Cp3:闸门信号输入端Overflow,low,play0,play1,play2,play3,decimal:各项输入27 / 55 文档可自由编辑打印Overlatch,lowlatch,p

60、0latch,p1latch,p2latch,p3latch,delatch:各项输出端resetcp3overflowlowplay03.0play13.0play23.0play33.0decimal2.0overlatchlowlatchp0latch3.0p1latch3.0p2latch3.0p3latch3.0delatch2.0frelatchinst图 5-6 锁存器模块的示意图（3）设计输出：下面即为采用 VHDL 语言编写的锁存模块设计文件library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.a