部分数电译码器和编码器指导书

1、实验二 译码器和编码器一实验目的1.掌握译码器、编码器的工作原理和特点。2.熟悉常用译码器、编码器的逻辑功能和它们的典型应用。3掌握集成译码器的扩展方法。二、实验原理和电路根据逻辑功能的不同特点，常把数字电路分成两大类：一类叫做组合逻辑电路，另一类叫为时序逻辑电路。组合逻辑电路在任何时刻其输出的稳态值，仅决定于该时刻各个输入信号取值组合的电路。其特点是无“记忆性”。1.译码器译码器是组合电路的一部分，所谓译码，就是把代码的特定含义“翻译”出来的过程，而实现译码操作的电路称为译码器。译码器分为三类：a.二进制译码器：如中规模24线译码器74ls139，38线译码器74ls138等。二进制译码器实

2、际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。b.二十进制译码器：实现各种代码之间的转换，如bcd码十进制译码器74ls145等。c.显示译码器：用来驱动各种数字显示器，如共阴数码管译码驱动74ls48，（74ls248），共阳数码管译码驱动74ls47（74ls247）等。2.编码器编码器也是组合电路的一部分。编码器就是实现编码操作的电路，编码实际上是译码相反的过程。按照被编码信号的不同特点和要求，编码器也分成三类：a.二进制编码器：如用门电路构成的42线，83线编码

3、器等。b.二十进制编码器：将十进制的09编成bcd码，如：10线十进制4线bcd码编码器74ls147等。c.优先编码器：如83线优先编码器74ls148等。三、实验器材、1.数字电路实验装置 1台2.集成电路：74ls138 2片 显示器lc5011-11 74ls147、74ls148、74ls248、74ls139、74ls145 各1片四、实验内容及步骤1.译码器实验（1）将二进制2-4线译码器74ls139，及二进制3-8译码器74ls138分别插入实验系统ic空插座中。按图2.1接线，输入g、a、b信号，观察led输出yo、y1、y2、y3的状态，并将实验结果填入表2.1中。按图2

4、.2接线，输入g1、g2a、g2b、a、b、c信号，观察led输出yoy7。使能信号g1，g2a，g2b满足表2.2条件时，译码器选通。并将实验结果填入表2.2中。 表2.1 74ls139 2-4线译码器功能表 图2.1 74ls139 2-4线译码器实验线路表2.2 74ls138 3-8线译码器功能表输 入输 出使能选择g1 g2c b a× 10 ×1 01 01 01 01 01 01 01 0× × ×× × ×0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1

5、1 1 1 1 11 1 1 1 1 1 1 1图2.2 74ls138 3-8线译码实验线路（2）译码器扩展用一片双2线-4线译码器74ls139扩展为3线-8线译码器，画出它们的扩展图，并接线验证。（3）显示译码把译码驱动器74ls48（或74ls248）和共阴极数码管lc5011-11（547r）插入实验台（或箱）空ic插座中，按图2.3接线。图2.4为共阴极数码管管脚排列图。接通电源后，观察数码管显示结果是否和拨码开关指示数据一致。（如无8421码拨码开关，可用四位逻辑开关代替） 图2.3 译码显示实验图 图2.4共阴极数码管lc5011-11管脚排列图2.编码器（1）将10-4线（十

6、进制-bcd码）编码器74ls147插入实验系统ic空插座中，按照图2.5接线，其中输入端接9位逻辑0-1开关，输出qd、qc、qb、qa接4个led发光二极管。接通电源，按表2.3输入各逻辑电平，观察输出结果并填入表2.3中。（2）用8421bcd编码器（74ls147）取代图2.3中的拨码开关，组成一个1位十进制09数码显示电路，接线并验证其逻辑功能。（3）将8-3线优先编码器按上述同样方法进行实验论证。其接线图如图2.6所示。功能表见表2.4。 表2.3 十进制/bcd码编码器功能表输入输出1 2 3 4 5 6 7 8 9qd qc qb qa1 1 1 1 1 1 1 1 1

7、5; × × × × × × × 0× × × × × × × 0 1× × × × × × 0 1 1× × × × × 0 1 1 1× × × × 0 1 1 1 1× × × 0 1 1 1 1 1× × 0 1 1 1 1 1 1× 0 1

8、 1 1 1 1 1 10 1 1 1 1 1 1 1 1 1 1 1 1图2.5 10-4线编码器实验接线图 ×：状态随意 表2.4 8/3线编码器功能表输入输出e10 1 2 3 4 5 6 7qc qb qags eo1000000000× × × × × × × ×1 1 1 1 1 1 1 1× × × × × × × 0× × × × × × 0 1× &

9、#215; × × × 0 1 1× × × × 0 1 1 1× × × 0 1 1 1 1× × 0 1 1 1 1 1× 0 1 1 1 1 1 10 1 1 1 1 1 1 11 1 11 1图2.6 8-3线编码器实验接线图 五、预习要求1.复习译码器、编码器的工作原理和扩展方法。2.熟悉实验中所用译码器、编码器集成电路的管脚排列和逻辑功能。3.画好实验用逻辑状态表。六、实验报告要求1.根据实验内容整理实验线路图和实验数据、表格。2.总结用集成电路完成扩展

10、电路功能的方法。3.总结译码器和编码器的异同点。实验三 组合逻辑电路的设计及测试一、实验目的1、掌握组合逻辑电路的设计方法2、掌握半加器、全加器的工作原理。3、进一步熟悉组合逻辑电路用不同形式表示的方法。二、实验原理和电路1、组合逻辑电路的设计使用中、小规模集成电路来设计组合逻辑电路是最常见的方法。设计组合逻辑电路的一般步骤和方法，如图3.1所示。图3.1 组合逻辑电路设计流程图 其方法是：（1）根据设计任务的要求建立输入、输出变量，并列出真值表。（2）用逻辑代数或卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表达式。 （3）根据简化后的逻辑表达式，画出逻辑图，用标准器件构

11、成逻辑电路。（4）用实验来验证设计的正确性。2、组合逻辑电路设计举例 用“与非”门设计一个表决电路。其要求是当四个输入端中有三个或四个为“1”时，输出端才为“1”。设计步骤：根据题意列出真值表如表3.1所示，再填入卡诺图表3.2中。 表3.1 d0000000011111111a0000111100001111b0011001100110011c0101010101010101z0000000100010111表3.2 dabc000111100001111111101 由卡诺图得出逻辑表达式，并演化成“与非”的形式 zabcbcdacdabd根据逻辑表达式画出用“与非门”构成的逻辑电路如图3

12、.2所示。图3.2 表决电路逻辑图用实验验证逻辑功能在实验装置适当位置选定三个14p插座，按照集成块定位标记插好集成块74ls20。按图3.2接线，输入端a、b、c、d接至逻辑开关输出插口，输出端z接逻辑电平显示输入插口，按真值表（自拟）要求，逐次改变输入变量，测量相应的输出值，验证逻辑功能，与表3.1进行比较，验证所设计的逻辑电路是否符合要求。三、实验器材1. 数字电路实验装置 1台2.集成电路：74ls00 74ls32 74ls20 各 2片 74ls08、74ls86、 各1片 四、实验内容及步骤1、测试用与非门和异或门（74ls86）设计半加器逻辑功能试用异或门逻辑电路图接线验证并将

13、结果填入表3.3中。要求按上述例题所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。表3.3输入端a0101b待添加的隐藏文字内容10011输出端yz2、用异或门、与门、或门集成块设计全加器的逻辑电路，接线验证并将结果填入表3.4中。设计要求按组合逻辑电路设计流程图所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。表3.4ci-1biaisici0000010100111001011101113. 任意组合逻辑电路的设计某足球评委会由一位教练和三位球迷组成，对裁判员的判罚进行表决。当满足以下条件时表示同意：有三人或者三人以上同意，或者有两人同意，但其中一人教练。试用集成门电路设

14、计该表决电路。设计要求按组合逻辑电路设计流程图所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。五、预习要求1. 根据实验任务要求设计组合电路，并根据所给的标准器件画出逻辑图。2. 复习半加器、全加器工作原理和特点。3. 了解本实验中所用集成电路的逻辑功能和使用方法。六、实验报告要求1.列写实验任务的设计过程，画出设计的电路图。2.对所设计的电路进行实验测试，记录测试结果。3.组合逻辑电路设计方法总结。实验四 数据选择器、分配器及其应用一、实验目的1.掌握中规模集成数据选择器和分配器的逻辑功能及使用方法 2.熟悉常用数据选择器和分配器管脚功能和构成组合逻辑电路的测试方法 3. 掌握中规

15、模集成数据选择器和分配器的典型应用二、实验原理和电路数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图4.1所示，图中有四路数据d0d3，通过选择控制信号 a1、a0（地址码）从四路数据中选中某一路数据送至输出端q。 图4.1 4选1数据选择器示意图 图 4.2 74ls151引脚排列数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。数据选择器电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。 以八选一数据选择器74ls

16、151为例 74ls151为互补输出的8选1数据选择器，引脚排列如图4.2，功能表4.1所示。 表4.1 输 入输 出a2a1a0q1×××010000d00001d10010d20011d30100d40101d50110d60111d71）使能端1时，不论a2a0状态如何，均无输出（q0，1），多路开关被禁止。2）使能端0时，多路开关正常工作，根据地址码a2、a1、a0的状态选择d0d7中某一个通道的数据输送到输出端q。所以为使能端，低电平有效。 选择控制端（地址端）为a2a0，按二进制编码分别为000 001 010 111，从8个输入数据d0d7中，选择一

17、个对应的数据送到输出端q。如：a2a1a0000，则选择d0数据到输出端，即qd0。 如：a2a1a0001，则选择d1数据到输出端,即qd1，其余类推。 数据选择器的用途很多，例如多通道传输，数码比较，并行码变串行码，以及实现逻辑函数等。 1、数据选择器的应用实现逻辑函数 例1： 采用8选1数据选择器74ls151实现任意三输入变量的组合逻辑函数。 功能表如表4.2所示，将函数f功能表与8选1数据选择器的功能表相比较，可知（1）将输入变量c、b、a作为8选1数据选择器的地址码a2、a1、a0。（2）使8选1数据选择器的各数据输入d0d7分别与函数f的输出值一一相对应。即：a2a1a0cba，

18、 d0d70 d1d2d3d4d5d61 根据功能表将8选1数据选择器的输出f化简，便实现函数 接线图如图4.3所示。显然，采用具有n个地址端的数据选择实现n变量的逻辑函数时, 应将函数的输入变量加到数据选择器的地址端(a),选择器的数据输入端（d）按次序以函数f输出值来赋值。 表4.2 输 入输 出cbaf00000011010101111001101111011110 图4.3 用8选1数据选择器实现 例2：用8选1数据选择器74ls151实现函数 （1）列出函数f的功能表如表5.4所示。（2）将a、b加到地址端a0、a1，而a2接地，由表4.3可见，将d1、d2接“1”及d0、d3接地，

19、其余数据输入端d4d7都接地,则8选1数据选择器的输出f，便实现了函数 接线图如图4.4所示。表4.3baf000011101110 图4.4 8选1数据选择器实现 的接线图显然，当函数输入变量数小于数据选择器的地址端（a）时，应将不用的地址端及不用的数据输入端（d）都接地。2.数据分配器数据分配器，实际上其逻辑功能与数据选择器相反。4选1数据分配器如图4.5所示。图4.5 4选1数据分配器示意图它的功能是在地址码的控制下，使数据由1个输入端向多个输出端中的某个通道进行传送，它的电路结构类似于译码器。所以，我们可用译码器集成块充当数据分配器。例如，用2-4线译码器充当四路数据分配器，3-8线译

20、码器充当八路数据分配器。也就是将译码器的译码输出充当数据分配器输出，而将译码器的使能输入充当数据分配器的数据输入。数据选择器和分配器组合起来，可实现多路分配，即在一条信号线上传送多路信号。这种分时地传送多路数字信息的方法在数字技术中经常被采用。三、实验器材1数字电路实验装置 1台2、集成电路：74ls138 74ls151 74ls20 各 1片四、实验内容及步骤1.数据选择器和分配器功能验证(1) 数据选择器：将实验用74ls151“八选一”数据选择器插入实验系统中，按图4.6接线。其中c、b、a为三位地址码，s为低电平选通输入端，d0d7为数据输入端，输出y为原码输出端，w为反码输出端。置

21、选通端s为0电平，数据选择器被选中，拨动逻辑开关k3k1分别为000，001，111（假设置数输入端d0d7分别为10101010或11110000），观察输出端y和w的输出结果，并将测试结果记入表4.4中。实验结果表明，图4.4实现了并行码变串行码的转换。图4.6八选一数据实验接线图表4.4 表4.5输 入输 出sd/dcbay/yw/w000001010011100101110111输 入输 出d/dcbay/yd / d 1/0000001101000111100010111100111（）数据分配器译码器常常可接成数据分配器，在多路数据分配器中，即用3-8线74ls138译码器接成数据

22、分配器形式，从而完成多路信号的传输，具体实验接线见图5.7。按图4.7接线。d0d7分别接数据开关或逻辑开关，d0d7接8个发光二极管led显示，数据选择器和数据分配器的地址码一一对应相连，并接三位逻辑电平开关（也可用8421码拨码开关的4、2、1三位或三位二进制计数器的输出端qc、qb、qa）。图4.7 多路信号的传输（多路分配器）把数据选择器74ls151原码输出端y与74ls138的g2a和g2b输入端相连，二个芯片的选通分别接规定的电平。这样即完成了多路分配器的功能。假设置d0d7为11110000和10101010两种状态，再分别两次置地址码a3a1为07(即000111)，观察输出

23、发光二极管led状态，并将测试结果记入表4.5中。2.数据选择器、分配器的典型应用（1）用译码器74ls138实现组合逻辑函数 1）写出设计过程 2）画出接线图 3）验证逻辑功能（2）用74ls138构成时序脉冲分配器参照图2.2实验原理说明，若时钟脉冲cp频率约为10khz，要求分配器输出端的信号与cp输入信号同相。画出分配器的实验电路，用指示灯观察和记录在地址端a2、a1、a0分别取000111 八种不同状态时端的输出波形，注意输出波形与cp输入波形之间的相位关系。五、预习要求1、数据选择器、数据分配器的工作原理和特点。2、了解本实验中所用集成电路的逻辑功能和使用方法。3、画出实验内容中的

24、所有电路图。六、实验报告要求1、根据实验内容整理实验数据和实验线路图。2、分析数据选择器、数据分配器的区别和联系。实验五 触发器及其应用一、实验目的1. 掌握基本rs、jk、d和t触发器结构和逻辑功能。2. 掌握集成触发器的逻辑功能及使用方法。3. 了解触发器的触发方式(脉冲电平触发和脉冲边沿触发)及触发特点。4. 拿握触发器之间的相互转换方法。二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定输入信号作用下，可以从一个稳定状态翻转到另一个稳定状态，输入信号消失后，状态保持不变。因此它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路最基本的逻辑单元。 1、基本

25、rs触发器图5.1为由两个与非门交叉耦合构成的基本rs触发器，它是无时钟控制低电平直接触发的触发器。基本rs触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1”端，因为0（1）时触发器被置“1”；为置“0”端，因为0（1）时触发器被置“0”，当1时状态保持；0时，触发器状态不定，应避免此种情况发生，表5.1为基本rs触发器的功能表。基本rs触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 表5.1输 入输 出qn+1n+10110100111qnn00 2、边沿jk触发器 在输入信号为双端的情况下，jk触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74ls

26、112双jk触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图5.2所示。 jk触发器的状态方程为：qn+1 jnqn j和k是数据输入端，是触发器状态更新的依据，若j、k有两个或两个以上输入端时，组成“与”的关系。q与为两个互补输出端。通常把q0、1的状态定为触发器“0”状态；而把q1，0定为“1”状态。图5.2 74ls112双jk触发器引脚排列及逻辑符号下降沿触发jk触发器的功能如表5.2 表5.2输 入输 出ddcpjkqn+1n+101×××1010×××0100×××1100qnn11

27、10101101011111nqn11××qnn注：× 任意态 高到低电平跳变 低到高电平跳变qn（n ） 现态 qn+1（n+1 ） 次态 不定态 jk触发器常被用作缓冲存储器，移位寄存器和计数器。 3、d触发器 在输入信号为单端的情况下，d触发器用起来最为方便，其状态方程为qn+1d，其输出状态的更新发生在cp脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前d端的状态，d触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双d 74ls74、四d 74ls175、六d 74ls

28、174等。图5.3 为双d 74ls74的引脚排列及逻辑符号。功能如表5.3。图5.3 74ls74引脚排列及逻辑符号表5.3 表5.4 输 入输 出ddcpdqn1n101××1010××0100××111101100111×qnn输 入输出ddcptqn101××110××0110qn111n4、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将jk触发器的j、k两端连在一起，并认它为t端，就得到所需的

29、t触发器。如图5.4(a所示，其状态方程为： qn1 tn qn其功能如表5.4所示。 (a) t触发器 (b) t'触发器图5.4 jk触发器转换为t、t'触发器 由功能表可知，当t0时，时钟脉冲作用后，其状态保持不变；当t1时，时钟脉冲作用后，触发器状态翻转。所以，若将t触发器的t端置“1”，如图5.4(b)所示，即得t'触发器。在t'触发器的cp端每来一个cp脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。同样，若将d触发器 端与d端相连，也转换成t'触发器。如图5.5所示。jk触发器也可转换为d触发器，如图5.6。 图5.5 d转成t' 图5.6 jk转成d三、实验设备与器件 1、数字电路实验装置2、双踪示波器 3、74ls112（或cc4027） 74ls00（或cc4011） 74ls74（或cc4013）四、实验内容1、测试基本rs触发器的逻辑功能按图5.1所示，用两个与非门组成基本rs触发器，输入端、接逻辑开关的输出插口，输出端 q、 接逻辑电平显示输入插口，按表5.7要求测试并记录。rs触发器逻辑功能：_  特性方程  =_&