数电复习资料

1、一、判断1.一个触发器可保存1位二进制数，因此，存放4位二进制数时需要4个触发器。（ ）2如时序逻辑电路中的存储电路受同一个时钟脉冲控制，则为同步时序逻辑电路。（ ）3对于二进制正数，原码、反码和补码都相同。（ ）4在数字电路中，半导体器件都工作在开关状态。（ ）5单稳态触发器可作时钟脉冲信号源使用。（ ）6十进制整数转换为二进制数的方法是采用“除2取余法”。（ ）7异或门两个输入相同时，输出高电平。（ ）8对于或非门的闲置输入端可直接接地或低电平。（ ）9同步触发器具有空翻现象。（ ）10触发器只有翻转功能。（ ）11触发器具有记忆功能。（ ）12每个触发器有一个稳定状态，存放4位二进制数时

2、需要4个触发器。（ ）13和异步计数器相比，同步计数器的显著优点是工作频率高。（ ）14边沿触发器输出状态的改变只发生在时钟脉冲上升沿或下降沿到达时刻，因此，边沿触发器具有很强的抗干扰能力。（ ）15集电极开路门的输出端可并联实现线与逻辑。（ ）16多谐振荡器只有两个暂稳态。（ ）17十进制数45的8421BCD码是101101。（ ）18同或门两个输入相同时，输出高电平。（ ）19对于与非门的闲置输入端可直接接电源或高电平。（ ）20对于二进制数负数，补码和反码相同。（ ）21组合逻辑电路在结构上不存在输出到输入之间的反馈通路,因此输入状态不会影响输出状态。 （ ）22对于或非门，只要有一个

3、输入为高电平，则输出就为0（低电平），所以对或非门多余输入端的处理不能接1（高电平）。 （ ）23如图所示电路的输出。 （ ）24一个班级有45位学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少5位二进制数才能满足要求。 （ ）25优先编码器只对优先级别高的输入信号编码，而对级别低的输入信号不予理睬。 （ ）26用74LS138的译码器构成的函数发生器电路如图所示,由图可知其输出所表示的函数式为。 （ ）27若同步RS触发器的原状态为0，欲在CP作用后仍保持为0状态，则输入端RS的值为R=0，S=。 （ ）28将同或门的输入端并在一起可作反相器使用。 （ ）29双向集成CT74LS

4、194可同时实现左移右移串行送数功能。 （ ）30用触发器设计一个同步十九进制计数器至少需要5个触发器。（ ）31逻辑变量和逻辑函数的取值只有0和1两种可能。 （ ）32对TTL与非门多余输入端的处理，可将它们悬空也可将它们接高电平1。 （ ）33如图所示电路的输出F=0。 （ ）34一个班级有78位学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少7位二进制数才能满足要求。 （ ）35半导体数码显示器当接法为共阳极时应为高电平有效。 （ ）36二进制数10011101对应的十进制数是19.625。 （ ）37通过四位数值比较器HC85比较两数的大小时,在A3=B3、A2=B2情况下

5、,如果A1B1,则输出F(AB=1,F(AB1,则输出F(AB)=1,F(AB)=F(A=B)=0。（ ）44对TTL与非门多余输入端的处理，不能将它们并在一起使用。（ ）45把JK 触发器转换为 T触发器的方法是将 J = 1，K = 1。（ ）46在工作速度要求较高时，在同步计数器和异步计数器两者之中，应选用同步计数器。（ ）47由与非门构成的基本RS触发器,当，时,则输出状态应为Q=1。（ ）48异或逻辑函数 Z 对应的逻辑图如下图所示。（ ）49当集成维持-阻塞D 型触发器的异步置0 端异步置1端 时，则触发器的次态，其工作状态应与输入信号D 有关而与CP无关。（ ）50如下图电路，设

6、现态Q1Q2=10，经三个脉冲作用后，Q1Q2的状态应为00。（ ）51对于或非门，只要有一个输入为高电平，则输出就为0（低电平），所以对或非门多余输入端的处理不能接1。（ ）52将CMOS或非门作如图所示连接,其输出为A。（ ）53在二进制译码器中，若输入有4位代码，则输出信号数应为8个。（ ）54边沿结构的触发器其次态仅取决于CP下降沿（或上升沿）到达前瞬间的输入信号状态，而在此前或后的一段时间内，输出状态不受输入信号影响。故此触发器可用来解决直接控制问题。（ ）55用74LS138的译码器构成的函数发生器电路如图所示,由图可知其输出所表示的函数式为。（ ）56组合逻辑电路一般由触发器组合

7、而成。（ ）57逻辑函数Y=ABC与Y=ABC满足互非的关系。（ ）58最小项“相邻性” 指的是两个最小项只有一个因子不同（ ）59如下图电路，设现态Q1Q2 =00，经三个脉冲作用后，Q1Q2 的状态应为11。（ ）60一个用555定时器构成的单稳态触发器的正脉冲宽度为0.7RC。（ ）61三极管作开关元件时，应工作在截止区和饱和区。（ ）62或门的逻辑功能是见一出一，全零出零。（ ）63组合逻辑电路的输出，与电路的原状态有关。（ ）64十进制数9写成二进制数应是1001。（ ）65逻辑代数中，1+1=2。（ ）66在JK触发器中，J=1，K=0时，触发器置1。（ ）67编码器属于组合逻辑电

8、路。（ ）68最基本的逻辑关系有与、或、非三种。（ ）69数字电路比模拟电路抗干扰能力强。（ ）70数字电路有两种逻辑电平状态。（ ）71高电平用1表示，低电平用0表示称为正逻辑。（ ）72时序逻辑电路的特点是：任一时刻的输出与电路的原状态无关。（ ）73将实际问题转变成逻辑问题第一步是写出逻辑函数表达式。（ ）74全加器是一个只能实现两个本位二进制数相加的逻辑电路。（ ）75组合逻辑电路有多个输入端，只有一个输出端。（ ）76触发器是构成时序逻辑电路的基本单元。（ ）77二进制编码器是将输入信号编制成十进制数字的逻辑电路。（ ）78同步计数器中，各触发器受不同时钟脉冲的控制。（ ）79模拟信

9、号在时间和数值上是连续的，数字信号在时间和数值上是离散的。（ ）80A/D转换是一种从数字信号到模拟信号的转换。（ ）81与门的逻辑功能是见零出一，全一出零。（ ）82时序逻辑电路的输出，与电路的原状态无关。（ ）83将二进制数01101写成十进制数应是15。（ ）84逻辑代数中，A+A=A。（ ）85在D触发器中，D=1时，触发器置1。（ ）86触发器属于时序逻辑电路。（ ）87在T触发器中，T=1时，触发器置1。（ ）88组合逻辑电路一般应有JK触发器。（ ）89组合逻辑电路一般有各种门电路组成。（ ）90逻辑代数与普通代数运算法则相同。（ ）91三极管作开关元件时，应工作在放大区或饱和区

10、。（ ）92最基本的逻辑关系有与、或、非三种。（ ）93组合逻辑电路的特点是：任一时刻的输出与电路的原状态有关。（ ）94全加器是一个只能实现两个本位二进制数相加的逻辑电路。（ ）95二进制编码器是将输入信号编制成十进制数字的逻辑电路。（ ）96高电平用1表示，低电平用0表示称为负逻辑。（ ）97组合逻辑电路有多个输入端，只有一个输出端。（ ）98D/A转换是一种从数字信号到模拟信号的转换。（ ）99触发器是构成时序逻辑电路的基本单元。（ ）100同步计数器中，各触发器受不同时钟脉冲的控制。（ ）101优先编码器只对多个输入编码信号中优先权最高的信号进行编码。（ ）102利用集成计数器的异步置

11、数功能构成N进制计数器时，写二进制代码的数是N。（ ）103A/D转换器是用以将输入的二进制代码转换成相应模拟电压输出的电路。（ ）104由与非门组成的基本RS触发器在时，触发器置1。（ ）105同或门的一个输入端接低电平时，可构成反相器。（ ）106在JK触发器中，J=1，K=0时，触发器置1。（ ）107编码器属于组合逻辑电路。（ ）108最基本的逻辑关系有与、或、非三种。（ ）109数字电路比模拟电路抗干扰能力强。（ ）110数字电路有两种逻辑电平状态。（ ）111高电平用1表示，低电平用0表示称为正逻辑。（ ）112时序逻辑电路的特点是：任一时刻的输出与电路的原状态无关。（ ）113将

12、实际问题转变成逻辑问题第一步是写出逻辑函数表达式。（ ）114全加器是一个只能实现两个本位二进制数相加的逻辑电路。（ ）115组合逻辑电路有多个输入端，只有一个输出端。（ ）116触发器是构成时序逻辑电路的基本单元。（ ）117二进制编码器是将输入信号编制成十进制数字的逻辑电路。（ ）118同步计数器中，各触发器受不同时钟脉冲的控制。（ ）119模拟信号在时间和数值上是连续的，数字信号在时间和数值上是离散的。（ ）120A/D转换是一种从数字信号到模拟信号的转换。（ ）121与门的逻辑功能是见零出一，全一出零。（ ）122时序逻辑电路的输出，与电路的原状态无关。（ ）123将二进制数01101

13、写成十进制数应是15。（ ）124逻辑代数中，A+A=A。（ ）125在D触发器中，D=1时，触发器置1。（ ）126触发器属于时序逻辑电路。（ ）127在T触发器中，T=1时，触发器置1。（ ）128组合逻辑电路一般应有JK触发器。（ ）129组合逻辑电路一般有各种门电路组成。（ ）130逻辑代数与普通代数运算法则相同。（ ）131数据选择器根据地址码的不同从多路输入数据中选择其中一路数据输出。（ ）132D/A转换器是用以将输入的二进制代码转换成相应模拟电压输出的电路。（ ）133由与非门组成的基本RS触发器在时，触发器置1。（ ）134异或门一个输入端接高电平时，可构成反相器。（ ）13

14、5触发器有保持和翻转功能。（ ）136高电平用1表示，低电平用0表示称为负逻辑。（ ）137组合逻辑电路有多个输入端，只有一个输出端。（ ）138D/A转换是一种从数字信号到模拟信号的转换。（ ）139触发器是构成时序逻辑电路的基本单元。（ ）140同步计数器中，各触发器受不同时钟脉冲的控制。（ ）141三极管作开关元件时，应工作在截止区和饱和区。（ ）142与非门的逻辑功能是见0出1，全1出0。（ ）143因为逻辑式A+AB=A,所以B=1。（ ）144在卡诺图化简逻辑函数过程中，3个相邻的方格可以画一个包围圈。（ ）145如下图所示电路的输出。（ ）146组合逻辑电路有多个输入端，只有一个

15、输出端。（ ）147共阳极LED数码管应与输出低电平有效的译码器匹配。（ ）148在JK触发器中，J=1、K=0时，触发器置1。（ ）149在二进制译码器中，若输入有4位代码，则输出信号数应为8个。（ ）150D/A转换是一种从数字信号到模拟信号的转换。（ ）151单稳态触发器可将输入的任意波形变换成宽度符合要求的脉冲输出。（ ）152同步触发器在输入 CP为1时，状态不变。（ ）153时序逻辑电路由触发器和组合逻辑电路组成。（ ）154与非门的逻辑功能是：输入有0时，输出为0；只有输入都是1时，输出才为1。（ ）155采用石英晶体多谐振荡器可获得稳定的矩形脉冲信号。（ ）156一个班级有96

16、位学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少7位二进制数才能满足要求。（ ）157共阴极LED数码管应与输出高电平有效的译码器匹配。（ ）158具有记忆和存储功能的电路属于时序电路，故触发器、译码器、寄存器电路是时序逻辑电路。（ ）159在卡诺图中，包围圈越大，公因子越少，化简结果越简单。（ ）160同步计数器中，各触发器受不同时钟脉冲的控制。（ ）161因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。（ ）162时序电路不含有记忆功能的器件。（ ）163优先编码器只对同时输入的信号中的优先级别最高的一个信号编码。（ ）164L等于A和B的异或，其表达式是L=A+B

17、。（ ）165OC门实现“线与”时必须要加上拉电阻。（ ）166实现两个一位二进制相加产生和数及进位数的电路称为全加器。（ ）167基本RS触发器具有“不定”问题。（ ）168逻辑器件74LS161是集成寄存器。（ ）169对于TTL门电路来说，如果输入端悬空即代表输入低电平。（ ）170组合逻辑电路只有多输出端，没有单输出端。（ ）171逻辑变量的取值，1比0大。（ ）172八路数据分配器的地址输入（选择控制）端有8个。（ ）173在时间和幅度上都断续变化的信号是数字信号，语音信号不是数字信号。（ ）174约束项就是逻辑函数中不允许出现的变量取值组合，用卡诺图化简时，可将约束项当作1，也可当

18、作0。（ ）175计数器除了能对输入脉冲进行计数，还能作为分频器用。（ ）1768421BCD码是二十进制码。（ ）177“同或”逻辑功能是两个输入变量A、B相同时，输出为1；A、B不同时，输出为0。（ ）178三态与非门的三个输出状态分别是高电平、低电平和接地状态。（ ）17974LS是TTL低功耗肖特基系列产品。（ ）180实现两个一位二进制数和低位进位数相加产生和数及进位数的电路称为半加器。（ ）181二进制数转换为十进制数的方法是各位加权系数之和。（ ）182三态输出门输出有三个工作状态。（ ）183CMOS与非门输入端悬空时，相当于输入高电平。（ ）184组合逻辑电路全部由门电路组成

19、。（ ）185触发器具有两个稳定状态，在外信号作用下这两个稳定状态可相互转换。（ ）186一个触发器可保存1位二进制数。（ ）187用于暂时存放数码的数字逻辑部件，称为寄存器。（ ）188改变多谐振荡器外接电阻R和电容C的大小，可改变输出脉冲的频率。（ ）189高电平用1表示，低电平用0表示称为负逻辑。（ ）190A/D转换是一种从数字信号到模拟信号的转换。（ ）191边沿JK触发器在CP=1期间，J、K端输入信号变化时，对输出端的状态没有影响。（ ）192如时序逻辑电路中的存储电路不受同一个时钟脉冲控制，则为异步时序逻辑电路。（ ）193有时也将数字电路称为逻辑电路。（ ）194时序逻辑电路

20、全部由门电路组成。（ ）195改变多谐振荡器外接电阻和电容的大小，可改变输出脉冲的频率。（ ）196八进制数有0-7八个基本数码，进位关系为逢八进一。（ ）197利用集成计数器的同步清零功能构成N进制计数器时，写二进制代码的数是N-1。（ ）198同或门的一个输入端接低电平时，可构成反相器。（ ）199对于二进制数负数，补码和反码相同。（ ）200译码器的作用就是将输入的代码译成特定信号输出。（ ）201三极管作开关元件时，应工作在截止区和饱和区。（ ）202或门的逻辑功能是见一出一，全零出零。（ ）203组合逻辑电路的输出，与电路的原状态有关。（ ）204十进制数9写成二进制数应是1001。

21、（ ）205逻辑代数中，1+1=2。（ ）206十进制数转换为二进制数的方法是采用“除2取余法”。（ ）207在数字逻辑电路中，三极管工作在截止和饱和状态。（ ）208TTL与非门输入端悬空时，相当于输入高电平。（ ）209优先编码器只对多个输入编码信号中优先级最高的信号进行编码。（ ）210由与非门组成的基本RS触发器在、时，触发器置1。（ ）211由于每个触发器有两个稳定状态，因此，存放8位二进制数时需要4个触发器。（ ）212双向移位寄存器不可能同时执行左移和右移功能。（ ）213单稳态触发器有两个暂稳态。（ ）214最基本的逻辑关系有与、或、非三种。（ ）215D/A转换器用以将输入的

22、二进制数字信号转换为与之成正比的模拟电压。（ ）216一个触发器可保存1位二进制数。（ ）217用于暂时存放数码的数字逻辑部件，称为寄存器。（ ）218改变多谐振荡器外接电阻R和电容C的大小，可改变输出脉冲的频率。（ ）219高电平用1表示，低电平用0表示称为负逻辑。（ ）220D/A转换器是用以将输入的二进制代码转换成相应模拟电压输出的电路。（ ）221二进制数转换为十进制数的方法是各位加权系数之和。（ ）222三态输出门输出有三个工作状态。（ ）223CMOS与非门输入端悬空时，相当于输入高电平。（ ）224组合逻辑电路全部由门电路组成。（ ）225触发器具有两个稳定状态，在外信号作用下这

23、两个稳定状态可相互转换。（ ）226由与非门组成的基本RS触发器在、时，触发器置1。（ ）227由于每个触发器有两个稳定状态，因此，存放8位二进制数时需要4个触发器。（ ）228双向移位寄存器可执行左移和右移功能。（ ）229单稳态触发器有两个暂稳态。（ ）230最基本的逻辑关系有与、或、非三种。（ ）231A/D转换器用以将输入的二进制数字信号转换为与之成正比的模拟电压。（ ）232十进制整数转换为二进制数的方法是采用“除2取余法”。（ ）233在数字逻辑电路中，三极管工作在截止和饱和状态。（ ）234TTL与非门输入端悬空时，相当于输入高电平。（ ）235优先编码器只对多个输入编码信号中优

24、先级最高的信号进行编码。（ ）236或非门的逻辑功能是见1出0，全0出1。（ ）237时序逻辑电路的输出，与电路的原状态有关。（ ）238因为A+AB=A,若两边同时减去A，则得AB=0。（ ）239如下图所示电路的输出F=0。（ ）240对于或非门，只要有一个输入为高电平，则输出就为0（低电平），所以对或非门多余输入端的处理不能接1（高电平）。（ ）241对于二进制数正数，原码、补码和反码相同。（ ）242 CMOS与非门输入端悬空时，相当于输入高电平。（ ）243在逻辑代数中，逻辑变量的取值只有0和1两种可能。（ ）244单稳态触发器有两个暂稳态。（ ）245触发器具有保持和翻转两种功能。

25、（ ）246三极管作开关元件时，应工作在放大区或饱和区。（ ）247最基本的逻辑关系有与、或、非三种。（ ）248组合逻辑电路的特点是：任一时刻的输出与电路的原状态有关。（ ）249全加器是一个只能实现两个本位二进制数相加的逻辑电路。（ ）250二进制编码器是将输入信号编制成十进制数字的逻辑电路。（ ）二、选择题：1. 十进制数386的8421BCD码为（ ）。 A0011 0111 0110B0011 1000 0110C1000 1000 0110D0100 1000 01102. 八进制的权值为（ ）。 A10的幂B16的幂C2的幂D8的幂3CMOS门电路是采用以下什么设计的门电路（ ）

26、。A双极型三极管B单极型MOS管C二极管D三态门4TTL门电路的工作电源一般是（ ）。A25 VB+5 VC3 V-18 VD15 V5将输入的模拟量转换成与之成正比的数字量输出的电路是（ ）。AROMBRAMCD/A转换器DA/D转换器6二输入端的与门一个输入端接高电平，另一个输入信号时，则输出与输入信号的关系是（ ）。A高电平B低电平C同相D反相7输出低电平有效的二-十进制译码器输出时，它的输入代码为（ ）。A0100B0011C1001D01118能进行二进制数比较的电路是（ ）。A数据分配器B数据选择器C数值比较器D编码器9由两个模数分别为、的计数器级联成的计数器，其总的模数为（ ）。

27、ABCD10要使与非门组成的基本RS触发器置1，和端输入的信号应取（ ）。AB、CD、11在下列触发器中，没有约束条件的是（ ）。A基本RS触发器B同步RS触发器C边沿触发器D以上都是12用个触发器构成计数器，可得到的计数器的模为（ ）。ABCD13在以下各种电路中，属于时序电路的有（ ）。A加法器B数据选择器C寄存器D数值比较器14可以用来实现并/串行转换和串/并行转换的器件是（ ）。A计数器B移位寄存器C全加器D存储器15为了提高555定时器组成多谐振荡器的振荡频率，外接R、C值应为（ ）。A同时增大R、C值 B同时减小R、C值C同比增大R值减小C值 D同比减小R值增大C值16要使输入为A

28、、B的两输入与门输出低电平，要求输入为（ ）。AA=1、B=0BA=0、B=1CA=0、B=0DA=1、B=1 17下降沿触发的边沿JK触发器CT74LS112的，且 时，如在输入时钟脉冲的频率为110KHz的方波，则Q端输出脉冲的频率为（ ）。 A220KHzB110KHzC55KHzD27.5KHz18一个三进制计数器和一个八进制计数串接起来后的最大计数值为（ ）。A5B19C23D31 19TTL或非门电路闲置输入端处理正确的是（ ）。 A接高电平B接低电平C接电源D以上都是20时序逻辑电路的组成电路是（ ）。A门电路B触发器和组合逻辑电路C施密特触发器和组合逻辑电路D整形电路和多谐振荡

29、器21时序逻辑电路的主要组成电路是（ ）。A与非门和或非门B触发器和组合逻辑电路C施密特触发器和组合逻辑电路D整形电路和多谐振荡器22二输入端的或门一个输入端接高电平，另一个输入信号时，则输出是（ ）。A与输入信号同相B与输入信号反相C高电平D低电平23CMOS门电路的工作电源一般是（ ）。A25 VB+5 VC3 V-18 VD15 V244位二进制计数器也是模多少的计数器（ ）。A8B16C10D425将输入的数字量转换成与之成正比的模拟量输出的电路是（ ）。AROMBRAMCD/A转换器DA/D转换器26要使与非门组成的基本RS触发器置零，和端输入的信号应取（ ）。AB、CD、27一个触

30、发器，加上时钟脉冲，则触发器（ ）。A保持原态B置0C置1D翻转28输出低电平有效的二-十进制译码器输出时，它的输入代码为（ ）。A0101B0011C1001D011129如将宽度不等的脉冲信号变换成宽度符合要求的脉冲信号时，应采用（ ）。A单稳态触发器B多谐振荡器C施密特触发器D触发器30在下列各种电路中，属于组合电路的有（ ）。A移位寄存器B触发器C计数器D译码器31十进制数130对应的二进制数为（ ）A11001110B10000010C11111100D1100011032二进制数-1001的补码是（ ）A00110B10111C10011D1000133在下列各图中，异或逻辑对应的

31、逻辑图是（ ）ABCD34组合逻辑电路一般由_组合而成（ ）A门电路B触发器C计数器D寄存器35欲将异或门作反相器使用多余端子处理方法正确的是（ ）A多余端子接地B多余端子并联使用C多余端子接电源D上述说法都不正确36要是3线-8线译码器正常工作使能控制端STA、STB、STC电平信号应是（ ）A100B111C011D11037具有置数功能的8位移位寄存器，并行输入时经有_个脉冲后，8位数码全部存入寄存器中（ ）A1个B2个C3个D4个38T触发器的状态方程是（ ）ABCD39同步计数器结构含义是指的计数器（ ）A由同类型的触发器构成B各触发器的时钟端连在一起，统一由系统时钟控制C可用前级的

32、输出做后级触发器的时钟D可用后级的输出做前级触发器的时钟40如下图电路，设现态Q1Q2=00，经三个脉冲作用后，Q1Q2的状态应为（ ）A10B00C11D0141一个用555定时器构成的单稳态触发器的正脉冲宽度为（ ）A0.7RCB1.4RCC1.1RCDRC42欲把幅度变化较大不规则的输入波形变换为幅度一定与宽度一定的矩形脉冲，应选择电路（ ）A多谐振荡器B基本RS触发器C单稳态触发器D施密特触发器43能够实现如图所示电路的函数表达式是（ ）ABA+BCAB+CDA+BC44若JK触发器的原状态为0，要在CP作用后仍保持为0状态，则JK的值应是（ ）AJ=1，K=1BJ=1，K=0CJ=0

33、，K=XDJ=X，K=045已知一个4位二进制D/A转换器的输出最小单位电压S=0.6V电压，则它的最大输出电压为V（ ）A6B9C12D1546与非逻辑对应的逻辑图是（ ）ABCD47逻辑函数的反函数为（ ）ABCD48下列函数中式是函数Z=AB+AC的最小项表达式（ ）ABCDZ=49逻辑函数Y=AB与Y=AB满足关系（ ）A互非B对偶C相等D无任何关系50由10级触发器构成的二进制加法计数器，其模值为（ ）A10B20C1000D102451若4位同步二进制加法计数器当前的状态是0111，下一个输入时钟脉冲后，其内容变为（ ）A0111B0110C1000D001152一个8路数据选择器

34、，其地址输入（选择控制输入）端有（ ）个。A2个B3个C4个D5个53若JK触发器的原状态为0，要在CP作用后仍保持为0状态，则JK的值应是（ ）AJ=1，K=1BJ=1，K=0CJ=0，K=DJ=，K=54由与非门构成的基本RS触发器的输入端为R、S，则其约束条件为（ ）ARS=0BR+S=1CRS=1DR+S=055一个4位移位寄存器原来的状态为0000，如果串行输入数据始终为1，则经过4个移位脉冲后寄存器的内容为（ ）A0001B0111C1110D111156用触发器设计一个同步十七进制计数器所需要的触发器数目是（ ）A2B3C4D557用555定时器构成的施密特触发器，若电源电压为V

35、CC，控制电压端VC不外接固定电压，则其上限阀值电压VT+、下限阀值电压VT-和回差电压VT分别为（ ）ABCD58一个八位DAC转换电路可分辨的最小输出电压为10mv，当输入数字量为（10000000）B时，输出电压为（ ）A2.56VB1.28VC1.27VD2.55V59能够实现如图所示电路的函数表达式是（ ）ABAB+CCA+BCDA+B60如下图电路，设现态Q1Q2=00，当输入三个脉冲后，Q1Q2的状态应为（ ）A00B01C10D1161欲将2输入端的与非门、异或门、或非门作非门使用，其多余输入端的接法正确的是 （ ）A接高电平，接高电平，接低电平 B接高电平，接低电平，接低电平

36、C接高电平，接高电平，接高电平D接低电平，接低电平，接低电平62在下列各图中，异或逻辑对应的逻辑图是（ ）A B C D63下列函数中（ ）式是函数Z=AB+AC的最小项表达式。ABCDZ=64已知一个8位二进制D/A转换器的输出最小单位电压S = 0.02V电压，则它的最大输出电压为（ ）V。A5.12 B 20.48 C20.46 D5.165一个16路数据选择器，其地址输入（选择控制输入）端有（ ）个。A16个 B2个 C4个 D8个66若4位同步二进制加法计数器当前的状态是0111，当输入2个时钟脉冲后，其内容变为（ ）A0111B0110C1001D001167若JK触发器的原状态为

37、0，要在CP作用后仍保持为0状态，则JK的值应是（ ）AJ=1，K=1BJ=1，K=0CJ=0，K=DJ=，K=68欲把幅度变化较大不规则的输入波形变换为幅度一定与宽度一定的矩形脉冲，应选择（ ）电路。A多谐振荡器B基本RS触发器C单稳态触发器D施密特触发器69T触发器的状态方程是（ ）ABC D70函数是最简（ ） 表达式。A或与B与或C与非与非D或非或非71集成双向移位寄存器CT74LS194原来的状态为0000，如果数据输入端D0D1D2D3=1010，M0M1=11时，则经过1个移位脉冲后寄存器的内容为（ ）A1010B1011C1100D111172衡量A/D和D/A转换器性能优劣主

38、要指标是（ ）A分解度B线性度C功率消耗D转换精度和转换速度73输出端可直接连在一起实现“线与”逻辑功能的门电路是下列选项中的是（ ）A与非门 B或非门C与或非门DOC门74、下列关于n变量最小项“相邻性” 描述正确的是（ ）A两个最小项只有一个因子不同B两个最小项只有一个因子相同 C两个最小项没有一个因子不同 D两个最小项所有的因子都不同75能够实现如图所示电路的函数表达式是（ ） AA+B BCAB+CDA+BC76在下列各图中，或非门对应的逻辑图是（ ）A B C D77十进制数92对应的二进制数为（ ）A1011100B1000001C1111110D110001178二进制数-101

39、0的补码是（ ）A10110B00110C10011D1000179在何种输入情况下，“与非”运算的结果式为逻辑“0” （ ）A全部输入是“0”B任意输入是“0”C仅一输入是“0”D全部输入是“1”80一个8路数据选择器，其地址输入（选择控制输入）端有（ ）个。A8个 B4个 C 3个 D2个81若4位同步二进制加法计数器当前的状态是0111，当输入3个时钟脉冲后，其内容变为（ ）A0111B0110C1011D001182欲将2输入端的与非门、异或门、或非门作非门使用，其多余输入端的接法正确的是（ ）A接高电平，接高电平，接低电平 B接高电平，接低电平，接低电平C接高电平，接高电平，接高电平

40、D接低电平，接低电平，接低电平83已知一个8位二进制D/A转换器的输出最小单位电压S = 10mV，则它的最大输出电压为（ ） V。A5.12 B20.48 C20.46 D2.5584下列函数中（ ）式是函数Z=AB+AC的最小项表达式。ABZ=CD85若JK触发器的原状态为0，要在CP作用后转为1状态，则JK的值应是（ ） AJ=1 K= XBJ=0 K=0CJ=0 K=XDJ=0 K=186对于CMOS与非门来说，多余端子不允许悬空的原因是（ ） A浪费芯片接线端子资源B因输入阻抗很高，稍有静电感应就会烧坏管子 C当输入信号频率较高时，会产生干扰D输入端悬空相当于接高电平87欲将与非门作

41、反相器使用，多余端子接法错误的是（ ）A多余端子悬空B并联使用 C接低电平D接高电平88T触发器的状态方程是（ ）ABCD89在二进制译码器中，若输入有4位代码，则输出信号有（ ）A2个B4个C8个D16个90能完成两个1位二进制数相加并考虑到低位来的进位的电路称为（ ）A编码器B译码器C全加器D半加器91集成74LS138译码器的输出有效电平是（ ）A高电平B低电平C三态D任意92同步计数器结构含义是指（ ）的计数器。A由同类型的触发器构成B各触发器的时钟端连在一起，统一由系统时钟控制C可用前级的输出做后级触发器的时钟D可用后级的输出做前级触发器的时钟93欲把幅度变化较大不规则的输入波形变换

42、为幅度一定与宽度一定的矩形脉冲，应选择（ ）电路。A多谐振荡器B基本RS触发器C单稳态触发器D施密特触发器94将模拟信号转换为数字信号，应选用（ ）ADAC电路BADC电路C译码器D可编程器PLD95能够实现如图所示电路的函数表达式是（ ）AA+B B CAB+CDA+BC96下面是8421BCD码的是（ ）A1010B0101C1100D110197一个T触发器，在T=1时，加上时钟脉冲，则触发器（ ）A保持原态B置0C置1D翻转98欲对全班43个学生以二进制代码编码表示，最少需要二进制码的位数是（ ）A5B6C8D4399比较两个一位二进制数A和B,当A=B时输出F=1,则F的表达式是（

43、）AF=ABBF=A+BCF=ABDF=AB100逻辑函数F(A,B,C)=AB+BC的最小项标准式为（ ）AF(A,B,C)=m(0,2,4)BF(A,B,C)=m(1,5,6,7)CF(A,B,C)=m(0,2,3,4)DF(A,B,C)=m(3,6,7)1018路数据选择器的地址输入（选择控制）端有（ ）个。A16B2C3D8102在逻辑函数中的卡诺图化简中，若被合并的最小项数越多（画的圈越大），则说明化简后（ ）A乘积项个数越少B实现该功能的门电路少C该乘积项含因子少D实现该功能的门电路多103在下列各种电路中，属于组合电路的有（ ）A编码器B触发器C寄存器D寄存器10474LS138

44、是3线-8线译码器，译码输出为低电平有效，若输入=A2A1A0=100时，输出为（ ）A00010000B11101111C11110111D11111111105时钟同步RS触发器当R=S=0时，Qn+1=（ ）A0B1CQnDQ106组合逻辑电路通常由（ ）组合而成。A门电路B触发器C计数器D寄存器107十进制数27转换为对应的二进制数是（ ）A11011B10011C10001D11101108在以下各种电路中，属于时序电路的有（ ）A译码器B编码器C寄存器D数据选择器109设某函数的表达式F=A+B,若用四选一数据选择器来设计，则数据端D0D1D2D3的状态是（ ）。(设A为高位)A0

45、111B1000C1010D0101110一位八进制数可以用（ ）位二进制数来表示A2B3C4D5111下列是8421BCD码的是（ ）。A1010B0101C1100D1101112欲对全班48个学生以二进制代码编码表示，最少需要二进制码的位数是（ ）。A5B6C8D431134路数据选择器的地址输入（选择控制）端有（ ）个。A16B2C3D8114在逻辑函数中的卡诺图化简中，若被合并的最小项数越多（画的圈越大），则说明化简后（ ）A乘积项个数越少B实现该功能的门电路少C该乘积项含因子少D实现该功能的门电路多115时钟同步RS触发器当R=1，S=0时，Qn+1=（ ）A0B1CQnDQ116下面是8421BCD码的