组合逻辑电路的设计和分析ppt课件

1、组合逻辑电路的设计和分析组合逻辑电路的设计和分析1 概述概述2 编码器编码器3 译码器译码器4 简单数字显示系统简单数字显示系统5 其它其它定义：任一时辰的输出仅仅取决于当时的输入，与电路原来的形状定义：任一时辰的输出仅仅取决于当时的输入，与电路原来的形状 无关，这样的数字电路叫做组合逻辑电路。无关，这样的数字电路叫做组合逻辑电路。常用组合逻辑电路有以下几种： 1 1编码器编码器2 2译码器译码器3 3比较器比较器4 4数据选择器数据选择器5 5三态输出电路三态输出电路6 6加法器加法器1 概述概述2 编码器编码器2.1 8-3编码器编码器2.2 二十进制编码器二十进制编码器二二十十进进制制编

2、编码码器器Y Y 3 3Y Y 0 0Y Y 2 2Y Y 1 1B B 0 0B B 3 3B B 4 4B B 6 6B B 7 7B B 1 1B B 8 8B B 5 5B B 2 2B B 9 9编码器有普通编码器和优先编码器，我们设计一个普通的编码器有普通编码器和优先编码器，我们设计一个普通的8-38-3编码器。编码器。 A A7 7A A6 6A A5 5A A4 4A A3 3A A2 2A A1 1A A0 0E EN NY Y2 2Y Y1 1Y Y0 08 X 38 X 3编码器输入输入信号信号输出输出信号信号使能端口使能端口一、外观及功能一、外观及功能2.1 8-32.

3、1 8-3编码器编码器 注：注：EN为为1时编码器任务时编码器任务000100000001000100000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA000100000001000100000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA00010000000100010000000100010000011000010000001

4、0000100010100000100011000000101110000000101201234567YYYAAAAAAAA000100000001000100000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA000100000001000100000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA00010000000100010

5、0000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA二、其二、其VHDLVHDL程序程序构造体构造体 1实体实体architecture m2 of bmq isbeginprocess(a)beginif en=1 thencase a iswhen 00000001 = Y Y Y Y Y Y Y Y y=000;end case;else y=000;end if;end process;end m2;构造体构造体 25.2.2 5.2.2 二十进制编码器

6、二十进制编码器 一、外观及功能一、外观及功能A0A0A1A1A2A2A3A3A4A4A5A5A6A6A7A7A8A8A9A9B3B3B2B2B1B1B0B0二二十十进进制制编编码码器器0000100000000010000100000000010000100000001100000100000000100000100000101000000100000110000000100011100000000100000100000000101001000000000101230123456789BBBBAABAAAAAAA二、其二、其VHDLVHDL程序程序library ieee;library i

7、eee;use ieee.std_logic_1164.all;use ieee.std_logic_1164.all;entity bmq isentity bmq isport( A : in port( A : in std_logic_vector(9 downto 0); std_logic_vector(9 downto 0); B: out B: out std_logic_vector(3 downto 0);std_logic_vector(3 downto 0);end bmq;end bmq;architecture m1 of bmq isbeginB AAAAAAAA

8、A=11111111;end case;elseA=11111111;End if;end process; end m1;3.2 七段显示码译码器七段显示码译码器一、外观及功能一、外观及功能D0D0D3D3D6D6D0D0D1D1 D2D2D3D3 D4D4D5D5 D6二、其二、其VHDLVHDL程序程序D D6 6D D5 5D D4 4D D3 3D D2 2D D1 1D D0 0C C3 3C C2 2C C1 1C C0 0 显 示 译 码 器Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.

9、all;Entity xian isPort(C : in std_logic_vector(3 downto 0);D : out std_logic_vector(6 downto 0);End xian; Architecture a1 of xian is BeginD= 0111111 when C=0000 else -0 0000110 when C=0001 else -1 1011011 when C=0010 else -2 1001111 when C=0011 else -3 1100110 when C=0100 else -4 1101101 when C=0101

10、 else -5 1111101 when C=0110 else -6 0000111 when C=0111 else -7 1111111 when C=1000 else -8 1101111 when C=1001 else -9 0000000 ;End a1;构造体构造体实体实体 简单数字显简单数字显示系统示系统数数字字键键盘盘显显示示器器显示译显示译码器码器二十进二十进制编码制编码器器Y Y6 6 Y Y5 5 Y Y4 4 Y Y3 3 Y Y2 2Y Y1 1 Y0X X9 9 X X8 8 X X7 7 X X6 6 X X5 5 X X4 4 X X3 3 X X2 2

11、 X X1 1 X X0 0Y Y1 1Y Y4 4Y Y7 7Y Y6 6Y Y5 5Y Y4 4Y Y3 3Y Y2 2Y Y1 1Y0D D6 6D D5 5D D4 4D D3 3D D2 2D D1 1D0X XI IA AN NC C3 3C C2 2C C1 1C C0 0B B3 3B B2 2B B1 1B B0 0b bm mq qA A9 9A A8 8A A7 7A A6 6A A5 5A A4 4A A3 3A A2 2A A1 1A A0 0X X9 9X X8 8X X7 7X X6 6X X5 5X X4 4X X3 3X X2 2X X1 1X X0 0z z

12、3 3z z2 2z z1 1z z0 0z z3 3z z2 2z z1 1z z0 0Y Y1 1Y Y4 4Y Y7 7Y Y6 6Y Y5 5Y Y4 4Y Y3 3Y Y2 2Y Y1 1Y0D D6 6D D5 5D D4 4D D3 3D D2 2D D1 1D0X XI IA AN NC C3 3C C2 2C C1 1C C0 0B B3 3B B2 2B B1 1B B0 0b bm mq qA A9 9A A8 8A A7 7A A6 6A A5 5A A4 4A A3 3A A2 2A A1 1A A0 0X X9 9X X8 8X X7 7X X6 6X X5 5X

13、X4 4X X3 3X X2 2X X1 1X X0 0Y Y 0 0Y Y 3 3Y Y 6 6Library ieee;Use ieee.std_logic_1164.all;Use eee.std_logic_unsigned.all;Entity shuzi isPort(X : in std_logic_vector(9 downto 0);Y : out std_logic_vector(6 downto 0);End shuzi;Architecture a of shuzi isSignal Z: std_logic_vector(3 downto 0);Component x

14、ianPort(C : in std_logic_vector(3 downto 0); D : out std_logic_vector(6 downto 0); end component;Component bmqPort(A : in std_logic_vector(9 downto 0); B : out std_logic_vector(3 downto 0); end component;BeginU1: bmq Port map(x,z);U2: xian Port map(z,Y);End a;Y Y6 6 Y Y5 5 Y Y4 4 Y Y3 3 Y Y2 2Y Y1 1

15、 Y0X X9 9 X X8 8 X X7 7 X X6 6 X X5 5 X X4 4 X X3 3 X X2 2 X X1 1 X X0 0Y Y1 1Y Y4 4Y Y7 7Y Y6 6Y Y5 5Y Y4 4Y Y3 3Y Y2 2Y Y1 1Y0D D6 6D D5 5D D4 4D D3 3D D2 2D D1 1D0X XI IA AN NC C3 3C C2 2C C1 1C C0 0B B3 3B B2 2B B1 1B B0 0b bm mq qA A9 9A A8 8A A7 7A A6 6A A5 5A A4 4A A3 3A A2 2A A1 1A A0 0X X9

16、9X X8 8X X7 7X X6 6X X5 5X X4 4X X3 3X X2 2X X1 1X X0 0z z3 3z z2 2z z1 1z z0 0z z3 3z z2 2z z1 1z z0 0Y Y1 1Y Y4 4Y Y7 7Y Y6 6Y Y5 5Y Y4 4Y Y3 3Y Y2 2Y Y1 1Y0D D6 6D D5 5D D4 4D D3 3D D2 2D D1 1D0X XI IA AN NC C3 3C C2 2C C1 1C C0 0B B3 3B B2 2B B1 1B B0 0b bm mq qA A9 9A A8 8A A7 7A A6 6A A5 5A A4

17、 4A A3 3A A2 2A A1 1A A0 0X X9 9X X8 8X X7 7X X6 6X X5 5X X4 4X X3 3X X2 2X X1 1X X0 0Y Y 0 0Y Y 3 3Y Y 6 6U1: bmq Port map(x,z);U2: xian Port map(z,Y);例化过程：例化过程：一、一、 数据选择器数据选择器A AB BC CD DS S1 1S S0 0Y Y数数据据选选择择器器5.5 其它其它library ieee;use ieee.std_logic_1164.all;entity mux41 is port(A,B,C,D : in std

18、_logic_vector(15 downto 0); Sel : in td_logic_vector(1 downto 0); Y : out std_logic_vector(15 downto 0);end mux41;architecture F of mux41 is begin with sel select Y=A when 00, B when 01, C when 10, D when others;end F;二、八位二进制比较器二、八位二进制比较器Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_un

19、signed.all;ENTITY cmpab IS PORT (A,B :in std_logic_vector(7 downto 0);Y1,Y2,Y3 : out std_logic );END cmpab;ARCHITECTURE a OF cmpab ISBEGIN Y1=1 when a=b else 0; -并行语句并行语句 Y2b else 0; Y3=1 when ab else 0;END a;时序逻辑电路的设计和分析时序逻辑电路的设计和分析2 触发器触发器3 计数器计数器4 分频器分频器5 存放器存放器1 概述概述任一时辰的输出不仅取决于当时的输入，而且还取决于电任一时辰

20、的输出不仅取决于当时的输入，而且还取决于电路原来的形状，这样的数字电路叫做时序逻辑电路。路原来的形状，这样的数字电路叫做时序逻辑电路。常用时序电路设计：常用时序电路设计： 1 1JKJK型、型、T T型和型和D D型触发器型触发器2 2移位存放器设计移位存放器设计3 3计数器设计计数器设计4 4分频器设计分频器设计1 概述概述2 触发器触发器2.1 D触发器触发器2.2 T触发器触发器2.3 JK触发器触发器Q QQ QD DCPCPCPCPD D0 00 00 00 01 11 11 11 11 11 10 00 0QnQ1n符号符号特性表特性表2.1 D触发器触发器LIBRARY IEEE

21、;USE IEEE.std_logic_1164.all;Entity ffD isport (clk, d : in std_logic; q : out std_logic);End ffD;Architecture body1 of ffd isbeginprocess (clk)beginif clkevent and clk=1 then q = d; end if;end process;end body1;Architecture body2 of ffd isbeginprocess (clk,d)beginif rising_edge(clk) then q = d; end

22、 if;end process;end body2;符号符号特性表特性表Q QQ QJ JK KCPCPT TCPCPT T0 00 00 00 01 11 11 11 10 01 10 01 1QnQ1n6.2.2 T触发器触发器LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY fft ISPORT( Cp,T: IN STD_LOGIC; q: OUT STD_LOGIC);END fft;ARCHITECTURE a OF fft ISsignal qn: std_logic;BEGINprocess(cp)beginif cpevent a

23、nd cp=1 thenif T=1 then qn= not qn; end if;end if;end process;q=qn;END a;Q QQ QJ JK KC CP P0 01 11 11 10 01 10 01 10 01 10 00 00 01 11 11 11 11 1K K0 00 00 00 00 00 01 10 0CPCPJ J0 00 01 11 11 11 1QnQ1n符号符号特性表特性表2.3 JK触发器触发器LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY ffJK ISPORT( Cp,J,K: IN STD_

24、LOGIC; q: OUT STD_LOGIC);END ffJK;ARCHITECTURE a OF ffJK IS signal qn : std_logic; Signal tt : std_logic_vector(2 downto1) BeginProcess(Cp) begintt qn qn qnnull;End case; End if; End Process;q=qn; End a;练习题：练习题：在在JK触发器的构造体中能否可以用触发器的构造体中能否可以用with select语句。语句。计数器的种类很多。按计数器中的触发器能否同时翻转计数器的种类很多。按计数器中的触发器

25、能否同时翻转分类，可以把计数器分为同步式和异步式两种。假设按分类，可以把计数器分为同步式和异步式两种。假设按计数过程中计数器中的数字增减分类，有可以分为加法计数过程中计数器中的数字增减分类，有可以分为加法计数器和减法计数器。可增可减的计数器为可逆计数器。计数器和减法计数器。可增可减的计数器为可逆计数器。有时也用计数器的计数容量来区分各种不同的计数器，有时也用计数器的计数容量来区分各种不同的计数器，如十进制计数器、二十四进制计数器和六十进制计数器如十进制计数器、二十四进制计数器和六十进制计数器等。等。一、一、 24进制加法计数器进制加法计数器 24进制计数器E EN NC CL LK KQ QB

26、 BQ QA A2 24 44 4 计数器计数器LIBRARY Ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count24 ISPORT(en,clk: IN STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); -个位数计数个位数计数 qb: out STD_LOGIC_VECTOR(1 DOWNTO 0); -十位数计数十位数计数END count24;实体实体构造体构造体ARCHITECTURE a1 OF count24 ISBEGINproc

27、ess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(1 DOWNTO 0);beginif clkevent and clk=1 thenif en=1 thenif tma=1001 then tma:=0000;tmb:=tmb+1;Elsif tmb=10 and tma=0011 then tma:=0000;tmb:=00;else tma:=tma+1;end if;end if; end if; qa=tma;qb=tmb; end process;END a1;60进

28、制计数器E EN NC CL LK KQ QB BQ QA AR RC CO O3 34 4二、二、 60进制加法计数器进制加法计数器 LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count60 ISPORT( en,clk: IN STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); -个位数计数个位数计数 qb: out STD_LOGIC_VECTOR(2 DOWNTO 0); -十十 数计数数计数 rco: OUT STD_LO

29、GIC); -计数进位计数进位END count60; 实体实体构造体构造体ARCHITECTURE a OF count60 ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(2 DOWNTO 0);beginif clkevent and clk=1 then if en=1 thenrco=tmb(0)and tmb(2)and tma(0)and tma(3)and en; if tma=1001 then tma:=0000; if tmb=“101

30、 then tmb:=“000; else tmb:=tmb+1; end if; else tma:=tma+1; end if; end if; end if; qa=tma;qb=tmb; end process;END a;J J1 1K K1 1F F1 1Q Q1 1J J2 2K K2 2F F2 2Q Q2 2J J3 3K K3 3F F3 3Q Q3 3J J4 4K K4 4F F4 4Q Q4 4C CP P1 11 1C CC CP P1 1C CP P2 2C CP P3 3C CP P4 44 分频器加法分频器加法4MHz-1hz分分频器频器 形状图000000000001000100100010001100111001100110001000011101110110011001000100010101010 00 00 00 00 00 00 00 00 01 1时序图1 12 23 34 45 56 67 78 89 91 10 0C CP PQ Q1 1Q Q2 2Q Q3 3Q Q4 4C C二分频四分频八分频十分频进位信号 一个一个3 bits的计数器，它所能计数的范围为的计数器，它所能计数的范围为0