LG数字钟电路课程设计

1、嘉兴学院机电工程学院电子技术课程设计课程设计任务书学生姓名： XXX 专业班级： 指导教师： 工作单位： 题 目: 多功能数字钟电路设计初始条件：74LS390，74LS48，数码显示器BS202各6片，74LS00 3片，74LS04，74LS08各 1片，电阻若干，电容，开关各2个，蜂鸣器1个，导线若干。要求完成的主要任务:用中、小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下：1.由晶振电路产生1HZ标准秒信号。2.秒、分为00-59六十进制计数器。3.时为00-23二十四进制计数器。4.可手动校正：能分别进行秒、分、时的校正。只要将开关置于手动位置。可分别对秒、分、时进行

2、连续脉冲输入调整。5.整点报时。整点报时电路要求在每个整点前鸣叫五次低音（500HZ），整点时再鸣叫一次高音（1000HZ）。时间安排：第20周理论设计、实验室安装调试，地点： 鉴主15楼通信实验室一指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日多功能数字钟电路设计摘要1Abstract21系统原理框图32方案设计与论证42.1时间脉冲产生电路42.2分频器电路62.3时间计数器电路72.4译码驱动及显示单元电路82.5校时电路82.6报时电路103单元电路的设计123.1时间脉冲产生电路的设计123.2计数电路的设计123.2.1 60进制计数器的设计123.2.2 24进

3、制计数器的设计133.3 译码及驱动显示电路143.4 校时电路的设计143.5 报时电路163.6电路总图174仿真结果及分析184.1时钟结果仿真184.2 秒钟个位时序图184.3报时电路时序图194.4测试结果分析195心得与体会206参考文献21附录1原件清单22附录2部分芯片引脚图与功能表2374HC390引脚图与功能表23摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有

4、多种专门的大规模集成电路可供选择。数字钟适用于自动打铃、自动广播，也适用于节电、节水及自动控制多路电器设备。它是由数子钟电路、定时电路、放大执行电路、电源电路组成。为了简化电路结构，数字钟电路与定时电路之间的连接采用直接译码技术。具有电路结构简单、动作可靠、使用寿命长、更改设定时间容易、制造成本低等优点。从有利于学习的角度考虑，这里主要介绍以中小规模集成电路设计数字钟的方法。24AbstractA digital clock is a kind of digital circuit technology, minutes and seconds when the timing device,

5、and the mechanical clock is higher than the accuracy and intuitive, and no machinery, has more longer service life, so it has been widely used.From the principle of digital clock is a kind of typical digital circuits, including the assembly logic circuit and the sequential circuits. At present, a di

6、gital clock function is more and more strong, and a variety of special options. Applicable for automatic digital clock rung, automatic broadcasting, also suitable for electricity, water and automatic control and electrical equipment. It is by several children clock circuit, timing circuit, amplifier

7、 circuit, the power circuit implementation. In order to simplify the circuit structure, a digital clock circuit and timing circuits using direct connection between decoding technology. With simple structure, reliable operation, long service life, change the setting time for easy and manufacturing co

8、st etc.To learn from the point of view, there are mainly introduced in small scale integrated circuit design method of digital clock。1系统原理框图数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图1所示为数字钟的一般构成框图。图 1系统原理框图晶体振荡器电路：晶体振荡器电路给数字钟提供一个频

9、率稳定准确的32768z的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。分频器电路：分频器电路将32768HZ的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器。译码驱动电路：译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工

10、作提供足够的工作电流。整点报时电路：一般时钟都应具备整点报时电路功能,即在时间出现整点前数秒内,数字钟会自动报时,以示提醒.其作用方式是发出连续的或有节奏的音频声波,较复杂的也可以是实时语音提示。2方案设计与论证2.1时间脉冲产生电路方案一：由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。图 2 555与RC组成的多谐振荡器图方案二:振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。石英晶体振荡器的作用是产生时间标准信号。因此，一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。图 3 石英晶体振荡器图方案三：由集成逻

11、辑门与RC组成的时钟源振荡器。图 4 门电路组成的多谐振荡器图用555组成的脉冲产生电路: R1=15*103，R2=68*103，C=10F，则555所产生的脉冲的为:f=1.43/(R1+2*R2)*103*10*106=0.947Hz,而设计要求为1Hz,因此其误差为5.3%,在精度要求不是很高的时候可以使用。石英晶体振荡电路:采用的32768晶体振荡电路,其频率为32768Hz,然后再经过15分频电路可得到标准的1Hz的脉冲输出.R的阻值,对于TTL门电路通常在0.72K之间;对于CMOS门则常在10100M之间。由门电路组成的多谐振荡器的振荡周期不仅与时间常数RC有关，而且还取决于门

12、电路的阈值电压VTH，由于VTH容易受到温度、电源电压及干扰的影响，因此频率稳定性较差，只能用于对频率稳定性要求不高的场合。综上分析，选择方案二，石英晶体振荡电路能够作为最稳定的信号源。2.2分频器电路通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768Hz的振荡信号分频为1HZ的分频倍数为32768（），即实现该分频功能的计数器相当于15级2进制计数器。从尽量减少元器件数量的角度来考虑，这里可选多极进制计数电路CD4060和CD4040来构成分频电路。CD4060

13、和CD4040在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。CD4060计数为级进制计数器，可以将32768z的信号分频为z，其内部框图如图2.1所示，从图中可以看出，CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。图 5.1 CD4046内部框图 图5.2 CD4040内部框图CD4040计数器的计数模数为4096（），其逻辑框图如图5.2。如将32768Hz信号分频为1Hz，则需外加一个8分频计数器，故一般较少使用CD4040来实现分频。综上所述，可选择CD4060同时构成振荡电路和分频电路。照图5.1，在和之间接入

14、振荡器外接元件可实现振荡，并利用时计数电路中多一个2分频器（后述）可实现15级2分频，即可得1Hz信号。2.3时间计数器电路一般采用10进制计数器来实现时间计数单元的计数功能。为减少器件使用数量，可选74HC390，其内部逻辑框图如图6所示。该器件为双2-5-10异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）。图 6 74HC390(1/2)内部逻辑框图秒个位计数单元为10进制计数器，无需进制转换，只需将与（下降沿有效）相连即可。（下降没效）与1Hz秒输入信号相连，可作为向上的进位信号与十位计数单元的相连。秒十位计数单元为6进制计数器，需要进制转换。将10进制计数器转换为进制计数

15、器的电路连接方法如图7所示，其中可作为向上的进位信号与分个位的计数单元的相连。图 7 10进制-6进制计数器转换电路分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的作为向上的进位信号应与分十位计数单元的相连，分十位计数单元的作为向上的进位信号应与时个位计数单元的相连。时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，不是10的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行24进制转换。利用1片75HC390实现24进制计数功能的电路如图8所示。另外，图8所示电路中，尚余2进制计数单元，正好可作为分频器

16、2Hz输出信号转化为1Hz信号之用。图 8 24进制计数器电路2.4译码驱动及显示单元电路译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。用于驱动LED七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/驱动器，其输出是OC门输出且低电平有效，专用于驱动LED七段共阳极显示数码管。如图9所示。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。2.5校时电路方案一：。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校

17、正好后，再转入正常计时状态即可。根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图10所示为所设计的校时电路。图 9 方案一校正电路图方案二：方案二与方案一原理差不多，但多了0.01uf的电容防抖动。图 10方案二校正电路图方案三：校准电路由基本RS触发器和“与”门组成，基本RS触发器的功能是产生单脉冲，主要作用是起防抖动作用。未拨动开关K时，“与非”门G2的一个输入端接地，基本RS触发器处于“1”状态，这是数字钟正常工作，“分”进位脉冲能进入“分”计数器。拨动开关K时，“与非”门G1的一个输入端接地，

18、于是基本RS触发器转为“0”状态。秒状态可以直接进入“分”计数器，而“分”进位脉冲被阻止进入，因而能较快地校准分计数器的计数值。校准后，将校正开关恢复原位，数字钟继续进行正常计时工作。图 11 方案三校正电路通过比较可知，方案二和方案三比方案一多了防抖动的措施，稳定性更好，方案二和方案三相比，防抖动措施更好，更完备，但电路也更为复杂，成本也更高，通过比较选择方案二，既能实现防抖动功能，做出事物也更经济一些。2.6报时电路方案一：采用仿广播台整点报时的功能：每当数字钟计时快要到正点时候发出响声，通常按照四低音，一高音的顺序发出间断声，以最后一声高音结束的时刻为正点时刻。4低音（约500Hz）分别

19、发生在59分51秒、发生在59分53秒、发生在59分55秒、发生在59分57秒、，最后一声高音（约1KHz）发生在59分59秒，他们的持续时间均为一秒。图 12 方案一报时电路方案二：方案二与方案一实现功能一样，电路不一样。图 13方案二报时电路3单元电路的设计3.1时间脉冲产生电路的设计图 14 产生1Hz时间脉冲的电路图CD4060同时构成振荡电路和分频电路。如图14，在MR和RS之间接入振荡器外接元件可实现振荡，并利用时计数电路中多一个2分频器可实现15级2分频，即可得1Hz信号。3.2计数电路的设计秒、分计数器为60进制计数器。小时计数器为24进制计数器。实现这两种模数的计数器采用中规

20、模集成计数器CC40161。3.2.1 60进制计数器的设计“秒”计数器电路与“分”计数器电路都是60进制，它由一级10进制计数器和一级6进制计数器连接构成。如图4.所示由CC40161构成的60进制计数器。首先将两片CC40161设置成十进制加法计数器，将两片计数器并行进位则最大可实现100进制的计数器。现要设计一个60进制的计数器，可利用“反馈清零”的方法实现。当计数器输出“2Q32Q22Q12Q0、1Q3Q2Q1Q0=0110、0000”时，通过门电路形成一置数脉冲，使计数器归零。图 15 60进制计数器电路图3.2.2 24进制计数器的设计同理当个位计数状态为“Q3Q2Q1Q0=010

21、0”，十位计数器状态为“Q3Q2Q1Q0=0010”时，要求计数器归零。图 16 17 24进制计数器图3.3 译码及驱动显示电路译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。用于驱动LED七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/驱动器，其输出是OC门输出且低电平有效，专用于驱动LED七段共阳极显示数码管。由74LS48和LED七段共阳数码管组成的一位数码显示电路如图 16 所示。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。图 18译码及驱动显示电路图3.4 校时电路的设

22、计数字种启动后,每当数字钟显示与实际时间不符进,需要根据标准时间进行校时。校“秒”时，采用等待校时。校“分”、“时”的原理比较简单，采用加速校时。对校时电路的要求是 :1在小时校正时不影响分和秒的正常计数 。2在分校正时不影响秒和小时的正常计数 。如图17所示，当开关打向下时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关打向上时，情况正好与上述相反，这时校时电路处于校时状态。与非门可选74LS00，非门则可用与非门2个输入端并接来代替节省芯片。因此实际使用时，须对开关的状态进行消除抖动处理，图17为加2个0.01uF

23、的电容。图 19 校时电路图3.5 报时电路根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。当时间在59分50秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为5、9和5，因此可将分计数器十位的Q和Q 、个位的Q和Q及秒计数器十位的Q和Q相与，从而产生报时控制信号。选蜂鸣器为电声器件，蜂鸣器是一种压电电声器件，当其两端加上一个直流电压时酒会发出鸣叫声，两个输入端是极性的，其较长引脚应与高电位相连，图19的三极管时为了驱动蜂鸣器。图 20报时电路图3.6电路总图图 21 电路总图4仿真结果及分析4.1时钟结果仿真图

24、22时钟结果仿真图4.2 秒钟个位时序图图 23秒钟个位时序图其他计数器的时序图原理一样，这里就不在赘述4.3报时电路时序图图 24报时电路时序图蜂鸣器选择的是500HZ的，所以500HZ的脉冲过来时候会发出四个脉冲，也就是前面提到的四个低音4.4测试结果分析经测试之后，电路可以实现设计要求，可以实现数字钟的基本功能，比如计数，如图22，同时多功能模块校时功能和报时功能都可以使用，如图24。基于仿真结果可以认定，此次多功能数字钟的设计是成功的。5心得与体会在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。这学期数电实验课的考试就是做的数字钟，所以在

25、计数模块上面有以前的经验，设计技术模块很快就得出了正确的结果，虽然跟实验室用得芯片不一样，但原理不一样，我也得出结论，不同的电路可以实现同样的功能，我们应该设计最简单，最经济，最实用的电路。当然这个不一定所有条件都符合，找到一个最大限度满足各种条件的方案是我们设计的目标。每次课程设计是一次难得的锻炼机会，让我们能够充分利用所学过的理论知识还有自己的想象的能力，另外还让我们学习查找资料的方法，以及自己处理分析电路，设计电路的能力。我相信是对我的一个很好的提高。平时在学习理论知识的时候，我们应该更注重实践，应付考试有考试的方法。这次的课程设计让我懂得了它们在实际中的用途，还有我们身边的很多数字钟电路，这些都是我们自己可以实现的，以前那些神秘的东西在不断的学习过程中变得不再那么神秘，我相信，以后还有更多的谜底被揭开。通过这次课程设计，我还更加深了理论知识的学习。这次的设计电路我用到了计数器、译码器等，通过自己分析和设计更好地运用了它们，而且还学会