路数显示报警器的设计课程设计

1、 课 程 设 计 说 明 书课 程 设 计 说 明 书题目： 路数显示报警器 学院（系）： 电气工程学院 年级专业： 学 号： 学生姓名： 指导教师： 教师职称： 目 录第一章 摘要4第二章 引言5 第三章 题目分析与设计6第四章 verilog hdl设计序 8第五章 波形仿真图 15第六章 管脚锁定及硬件线 19第七章 总结 21参考文献 22 第一章 摘 要20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如cpld、fpga）的应用，已得到广泛的普及，这

2、些器件为数字系统的设计带来了极大的灵活性。面对当今飞速发展的电子产品市场，电子设计人员需要更加实用、更加快捷的eda工具，使用统一的集成化设计环境，改变传统设计思路，即优先考虑具体物理实现方式，而将精力集中到设计思路、方案比较和寻找最优化设计等方面，以最快的速度开发出性能优良、质量一流的电子产品。而今天eda工具将向着功能强大、简单易学、实用方便的方向发展。这次eda课程设计，我做的课题是路数显示报警器，基于基本要求，从verilog hdl语言入手。首先简单介绍一下eda,vhdl等的有关知识，然后介绍我的设计思想，并用硬件描述语言写出设计源程序，还附上各个模块的仿真波形图，最后是我这次ed

3、a课设的一些心得体会。第二章 引 言2.1 eda简介eda是电子设计自动化（electronic design automation）的缩写，eda技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。eda技术的出现，极大地提高了电路设计的效率和可行

4、性，减轻了设计者的劳动强度。2.2 verilog hdl简介verilog hdl是目前应用最为广泛的硬件描述语言之一，被ieee采纳为 ieeestd.1364-1995(也称为verilog-1995)和ieee std。verilog hdl可以进行算法级（algorithm）、寄存器输出级（rtl），逻辑级（logic）、门级（gate）和版图级（layout）等各个层次的电路设计和描述。设计者只需要利用计算机的强大功能，在eda工具的支持下，通过verilog hdl的描述，完成数字电路和系统的设计即可，从而提高了设计效率，降低了设计者的劳动强度。verilog hdl程序设计是由

5、模块（module）构成的，一个完整的verilog hdl设计模块包括端口定义、i/o声明、变量类型声明和功能描述等4个部分。verilog hdl语言特点：（1） verilog hdl语法规则与c语言十分相像。（2） verilog hdl语法检查不严格。（3） verilog hdl自身带有仿真指令。第三章 设计分析3.1 设计要求（1）设计16路数显报警器，16路中某一断开时（可用高低电平表示断开和接通），用十进制数显示该路编号，并发出声音信号；（2）报警时间持续11秒，方式为响1s停1s；（3）当多路报警时，具有优先级，并降低优先级的报警存储，处理完成（手动拨为0）高优先级报警后，

6、再处理之；（4）在动态数码管上显示路数；（5）用16个拨码开关控制16路；（6）用蜂鸣器发出蜂鸣；（7）没有断开时，双色点阵显示“o”，有断开时显示“”。 3.2设计思路本设计是一个具有优先级的定时报警系统。整个系统由四部分构成：信号输入模块，报警器模块，动态led显示模块，点阵显示。信号输入模块对输入信号作出响应，输出此时优先级最高的断开路线号，该路线号经过7段译码后送入数码管显示输出。同时控制模块还输出错误信号，报警器在收到错误信号后产生一个长为11秒并带一秒间隔的脉冲，驱动后续的扬声器电路发出警报。连续发生的错误并不会导致报警时间延长，如果当前故障被排除了，报警器模块立即复位，不会重复报

7、警。同时2位数码管显示的总是此时优先级最高的断开路线号，如果无故障发生，数码管无显示。 3.3模块介绍 （1）信号输入模块 此模块共有16个拨码开关作为输入信号，用s1s16表示，当开关无输入时，都处于低电平状态，当有一路断开时，会产生一个warning的输出信号，并使其值为一，以作为报警器模块、数码管显示模块和点阵显示模块的高电平鉴别信号。同时，当开关有输入时，会产生一个六位的二进制输出信号num，此信号表示动作的开关序号，它是作为动态显示模块的输入信号。 （2）报警模块报警模块共有两个输入信号warning和clkl，一个输出信号alarm。wangring信号来自信号输入模块，clkl为

8、1hz用于11秒定时。akarm信号用于驱动蜂鸣器。当从信号输入模块检测到有开关输入时，warning信号已置1，clkl上升沿到来时，有程序将alarm置1，蜂鸣器发出报警信号，并且进入一个11秒的循环周期，期间蜂鸣器响一秒停一秒。时间到达后，跳出循环，蜂鸣器停止报警。并且，如果在报警期间断路信号全部被处理后，蜂鸣器能立即停止报警。（3）数码管显示模块这个模块有三个输入信号和两个输出信号。其中一个是信号输入模块的输出num作为输入，设为num3:0，另外一个是时钟输入端，作为扫描数码管的频率信号，采用1024hz的中高频信号。输出信号为ss2:0，是动态数码管的片选段，当其为111时选中1管

9、，为110时选中2管，为101时选中3管，为100时选中4管，为011时选中5管，为010时选中6管，为001时选中7管，为000时选中8管。另外一个输出为q7:0，是数码管段选信号，3-8数码管显示“error.”，1-2数码管显示高优先级动作开关的序号。当没有断路信号时，数码管无显示。时钟信号交替的选中八个管子，从而实现数码显示的功能。（4） 点阵显示模块该模块有两个输入信号和三个八位输出信号。其中，一个输入信号为信号输出模块的waring，另一个为时钟输入信号，作为扫描点阵的频率信号，采用1024hz的。输出信号为点阵的列选信号col_8r、col_8g和行选信号row。当warning

10、信号为高电平时点阵显示“”，否则显示“o”。（5）顶层模块顶层模块的作用是将各个模块组合到一起，从而实现最终的功能。其输入即为各个模块的输入，两个时钟信号，还有16个拨码开关的输入，其输出为数码管显示、点阵显示和报警器。第四章 verilog hdl设计序module first(s,clkl,clkh,ss,q,col_8r,col_8g,row,alarm);/clkl1hz 给蜂鸣器定时 clkh高频 动态扫描input 15:0s;input clkl,clkh;output 2:0ss;output 7:0q;output 7:0col_8r;output 7:0col_8g;out

11、put 7:0row;output alarm;reg 2:0ss;reg 7:0q;reg 7:0col_8r;reg 7:0col_8g;reg 7:0row;reg alarm;reg 3:0num;/断路路数 数码管显示reg warning;/断路信号reg 3:0t;/蜂鸣器记时11sreg 2:0temp2;/两个数码管选择 改八个了reg 1:0temp;/点阵四个循环变量always(s)/输入信号begin if(s=4h0000) begin warning=0; num=4b0000; end else begin warning=1; if(s0=1)num=4b00

12、00; else if(s1=1)num=4b0001; else if(s2=1)num=4b0010; else if(s3=1)num=4b0011; else if(s4=1)num=4b0100; else if(s5=1)num=4b0101; else if(s6=1)num=4b0110; else if(s7=1)num=4b0111; else if(s8=1)num=4b1000; else if(s9=1)num=4b1001; else if(s10=1)num=4b1010; else if(s11=1)num=4b1011; else if(s12=1)num=4

13、b1100; else if(s13=1)num=4b1101; else if(s14=1)num=4b1110; else if(s15=1)num=4b1111; end endalways(posedge clkl)/蜂鸣器 频率1hzbegin if(warning) begin if(t4b1011) begin alarm=alarm; t=t+1; end else begin alarm=0; t=4b1111; end end else begin t=4b0000; alarm=0; end endalways(posedge clkh)/点阵if(warning)beg

14、intemp=temp+1;case(temp)0: begin col_8r=b10000001;col_8g=b10000001;row=b01111110; end1: begin col_8r=b01000010;col_8g=b01000010;row=b10111101; end2: begin col_8r=b00100100;col_8g=b00100100;row=b11011011; end3: begin col_8r=b00011000;col_8g=b00011000;row=b11100111; endendcaseendelsebegintemp=temp+1;c

15、ase(temp)0: begin col_8r=b10000001;col_8g=b10000001;row=b11100111; end1: begin col_8r=b01000010;col_8g=b01000010;row=b11011011; end2: begin col_8r=b00100100;col_8g=b00100100;row=b10111101; end3: begin col_8r=b00011000;col_8g=b00011000;row=b01111110; endendcaseendalways(posedge clkh)/数码管begintemp2=te

16、mp2+1;if(warning=1)beginif(temp2=b111)beginss=3b111;case(num) /hgfedcbab0000:q=8b00000110;/hgfedcba 1b0001:q=8b01011011;b0010:q=8b01001111;b0011:q=8b01100110;b0100:q=8b01101101;b0101:q=8b01111101;b0110:q=8b00000111;b0111:q=8b01111111;b1000:q=8b01101111;b1001:q=8b00111111;b1010:q=8b00000110;b1011:q=8

17、b01011011;b1100:q=8b01001111;b1101:q=8b01100110;b1110:q=8b01101101;b1111:q=8b01111101;endcaseendelse if(temp2=b110)beginss=3b110;case(num)4b0000:q=8b00111111;4b0001:q=8b00111111;4b0010:q=8b00111111;4b0011:q=8b00111111;4b0100:q=8b00111111;4b0101:q=8b00111111;4b0110:q=8b00111111;4b0111:q=8b00111111;4b

18、1000:q=8b00111111;4b1001:q=8b00000110;4b1010:q=8b00000110;4b1011:q=8b00000110;4b1100:q=8b00000110;4b1101:q=8b00000110;4b1110:q=8b00000110;4b1111:q=8b00000110;endcaseendelse if(temp2=b101)/ 点beginss=b101;q=8b10000000;endelse if(temp2=b100)/rbeginss=b100;q=8b01110111;endelse if(temp2=b011)/rbeginss=b0

19、11;q=8b01110111;endelse if(temp2=b010)/obeginss=b010;q=8b00111111;endelse if(temp2=b001)/rbeginss=b001;q=8b01110111;endelse if(temp2=b000)/ebeginss=b000;q=8b01111001;endendelseq=8b00000000;endendmodule第5章 波形仿真图5.1输入模块波形仿真图5.2蜂鸣器模块波形仿真图5.3数码管显示模块波形仿真图5.4点阵显示模块波形仿真图5.5总程序仿真波形图（1）宏观（2） 局部放大图第6章 管脚锁定及硬件

20、连线6.1内锁接口程序变量下载板引脚扩展接口程序变量下载板引脚扩展接口alarmpin38sperkers4pin142sw5s0pin39sw1s5pin141sw6s1pin40sw2s6pin140sw7s2pin95sw3s7pin139sw8s3pin94sw46.2外接接口程序变量下载板引脚扩展接口程序变量下载板引脚扩展接口clkhpin187mbio_120col_8r4pin1111q5clklpin189mbio_119col_8r5pin1121q6s8pin198mbio_128col_8r6pin1131q7s9pin197mbio_127col_8r7pin1141q

21、8s10pin196mbio_126q0pin179mbio_118s11pin195mbio_125q1pin177mbio_117s12pin193mbio_124q2pin176mbio_116s13pin192mbio_123q3pin175mbio_115s14pin191mbio_122q4pin174mbio_114s15pin190mbio_121q5pin173mbio_113col_8g0pin24led_io_1q6pin93mbio_112col_8g1pin19led_io_2q7pin92mbio_111col_8g2pin18led_io_3row0pin90mb

22、io_56col_8g3pin17led_io_4row1pin89mbio_55col_8g4pin15led_io_5row2pin88mbio_54col_8g5pin14led_io_6row3pin87mbio_53col_8g6pin13led_io_7row4pin86mbio_52col_8g7pin12led_io_8row5pin85mbio_51col_8r0pin1011q1row6pin83mbio_50col_8r1pin1021q2row7pin75mbio_49col_8r2pin1031q3ss0pin68mbio_43col_8r3pin1041q4第七章 总结通过这两周的eda课程设计我学到了很多有用的知识。通过点阵控制、蜂鸣器控制和数码管的控制和设计学会了max+plusii的基本操作，了解了verilog hdl语言的基础知识，学会了运用简单的语句编写程序的基本模块和管脚锁定及硬件连线等，学会了如何得到波形仿真