FPGA结构与配置PPT课件

1、FPGA结构与配置 EDAEDA技术技术实用教程实用教程 FPGA结构与配置 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device FPGA结构与配置 3.1 3.1 概概 述述 输入 缓冲 电路 与 阵 列 或 阵 列 输出 缓冲 电路 输 入 输 出 基本基本PLD器件的原理结构图器件的原理结构图 FPGA结构与配置 3.1.1 可编程逻辑器件的发展历程可编程逻辑器件的发展历程 70年代年代80年代年代 90年代年代 PROM 和 和PLA 器件器件 改进的改进的 PLA 器件器件 GAL

2、器件 器件 FPGA器件 器件 EPLD 器件 器件 CPLD器件 器件 内嵌复杂内嵌复杂 功能模块功能模块 的的SoPC 3.1 3.1 概概 述述 FPGA结构与配置 3.1.2 3.1.2 可编程逻辑器件的分类可编程逻辑器件的分类 按集成度按集成度(PLD)分类分类 可编程逻辑器件（PLD） 简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA 3.1 3.1 概概 述述 FPGA结构与配置 3.2 3.2 简单简单PLDPLD原理原理 3.2.1 电路符号表示电路符号表示 常用逻辑门符号与现有国标符号的对照常用逻辑门符号与现有国标符号的对照 FPGA结构与配

3、置 3.2.1 电路符号表示电路符号表示 图图3-4PLD的互补缓冲器的互补缓冲器 图图3-5 PLD的互补输入的互补输入 图图3-6 PLD中与阵列表示中与阵列表示 图图3-7 PLD中或阵列的表示中或阵列的表示 图图3-8 阵列线连接表示阵列线连接表示 3.2 3.2 简单简单PLDPLD原理原理 FPGA结构与配置 3.2.2 PROM 地 址 译 码 器 存 储 单 元 阵 列 0 A 1 A 1n A 0 W 1 W 1p W 0 F 1 F 1m F n p2 图图3-9 PROM基本结构：基本结构： 011 12 0 11 1 011 0 . AAAW AAAW AAAW n n

4、 n n 其逻辑函数是：其逻辑函数是： 3.2 3.2 简单简单PLDPLD原理原理 FPGA结构与配置 3.2.2 PROM 图图3-10 PROM的逻辑阵列结构的逻辑阵列结构 与阵列 （不可 编程） 或阵列 （可编程） 0 A 1 A 1n A 0 W 1 W 1p W 0 F 1 F 1m F n p2 01,011, 111, 11 01 ,011 , 111 , 11 00,010, 110, 10 WMWMWMF WMWMWMF WMWMWMF mmpmpm pp pp 逻辑函数表示：逻辑函数表示： 3.2 3.2 简单简单PLDPLD原理原理 FPGA结构与配置 3.2.2 PR

5、OM 图图3-11 PROM表达的表达的PLD图阵列图阵列 与阵列（固定） 或阵列 （可编程） 0 A 1 A 1 A 1A0 A 0A 1 F 0 F 图图3-12 用用PROM完成半加器逻辑阵列完成半加器逻辑阵列 与 阵 列 （ 固 定 ） 或 阵 列 （ 可 编 程 ） 0 A 1 A 1 A 1A0 A 0A 1 F 0 F 3.2 3.2 简单简单PLDPLD原理原理 FPGA结构与配置 3.2.3 PLA 图3-13 PLA逻辑阵逻辑阵 列示意图列示意图 与 阵 列 （ 可 编 程 ） 或 阵 列 （ 可 编 程 ） 0 A 1 A 1 A 1A0 A 0A 1 F 0 F 3.2

6、 3.2 简单简单PLDPLD原理原理 FPGA结构与配置 3.2.3 PLA 图图3-14 PLA与与 PROM的比较的比较 0 A 1 A 1 F 0 F 2 A 2 F 0 A 1 A 1 F 0 F 2 A 2 F 3.2 3.2 简单简单PLDPLD原理原理 FPGA结构与配置 3.2.4 PAL 0 A 1 A 1 F 0 F 0 A 1 A 1 F 0 F 图3-15PAL结构：结构：图图3-16 PAL的常用表示：的常用表示： 3.2 3.2 简单简单PLDPLD原理原理 FPGA结构与配置 3.2.4 PAL 11 10 01 00 R 11 10 01 00 R Q QD

7、11 10 01 00 R 11 10 01 00 R Vcc SG1 SL07 SL17 SG0SL06 19I/O7 11 10 01 00 R 11 10 01 00 R Q QD 11 10 01 00 R 11 10 01 00 R Vcc SG1 SL06 SL16 SG1SL06 18I/O6 1CLK/I0 2I1 3I2 0 7 8 15 0 3 4 78121115 1619 2023 2427 2831 图图3-17 一种一种PAL16V8的部分结构图的部分结构图 3.2 3.2 简单简单PLDPLD原理原理 FPGA结构与配置 3.2.5 GAL 2 0 7 1 9 0

8、 34 781 21 11 51 61 92 02 32 42 72 83 1 1 3 8 1 5 1 8 O L M C O L M C 4 1 6 2 3 1 7 5 2 4 3 1 1 6 O L M C O L M C 6 3 2 3 9 1 5 7 4 0 4 7 1 4 O L M C O L M C 8 4 8 5 5 1 3 9 5 6 6 3 1 2 O L M C O L M C 1 1 I / C L K I I I I I I I I I / O E I / O / Q I / O / Q I / O / Q I / O / Q I / O / Q I / O / Q

9、I / O / Q I / O / Q C L K O E 图图3-18 GAL16V8的结构图的结构图 FPGA结构与配置 3.2.5 GAL 图图3-19寄存器输出结构寄存器输出结构 图图3-20寄存器模式组合双向输出结构寄存器模式组合双向输出结构 3.2 3.2 简单简单PLDPLD原理原理 (1) 寄存器模式。寄存器模式。 FPGA结构与配置 3.2.5 GAL 图图3-21 组合输出双向结构组合输出双向结构 图图3-22 复合型组合输出结构复合型组合输出结构 3.2 3.2 简单简单PLDPLD原理原理 (2) 复合模式。复合模式。 FPGA结构与配置 3.2.5 GAL 图图3-2

10、3 反馈输入结构反馈输入结构 图图3-24输出反馈结构输出反馈结构 图图3-25 简单模式输出结构简单模式输出结构 (3) 简单模式。简单模式。 3.2 3.2 简单简单PLDPLD原理原理 FPGA结构与配置 3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理 图图3-26 MAX7000系列的系列的 单个宏单元结构单个宏单元结构 FPGA结构与配置 1、 逻辑阵列逻辑阵列 块块(LAB) 图图3-27- MAX7128S的结构的结构 3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理 FPGA结构与配置 3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理 2、

11、 宏单元宏单元 逻辑阵列逻辑阵列 乘积项选择矩阵乘积项选择矩阵 可编程寄存器可编程寄存器 FPGA结构与配置 3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理 3、 扩展乘积项扩展乘积项 图图3-28 共享扩展乘积项结构共享扩展乘积项结构 （1）共享扩展项）共享扩展项 FPGA结构与配置 图图3-29 并联扩展项馈送方式并联扩展项馈送方式 （2）并联扩展项）并联扩展项 3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理 FPGA结构与配置 3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理 4、 可编程连线阵列可编程连线阵列 图图3-30 PIA信号布线到信号布

12、线到LAB的方式的方式 FPGA结构与配置 5、I/O控制块控制块 图图3-31-EPM7128S器件器件 的的I/O控制块控制块 3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理 FPGA结构与配置 3.4 3.4 FPGAFPGA结构与工作原理结构与工作原理 3.4.1 查找表查找表 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1 161 RAM 输入A输入B输入C输入D 查找表 输出 多路选择器 图图3-33 FPGA查找表单元内部结构查找表单元内部结构 查找表 LUT 输入1 输入2 输入3 输入4 输出 图图3-32 FPGA查找查找 表单元表单元 FPG

13、A结构与配置 图图3-34 FLEX FPGA内部结构内部结构 3.4.2 FLEX10K系列器件系列器件 FPGA结构与配置 3.4.2 FLEX10K系列器件系列器件 (1) (1) 逻辑单元逻辑单元LELE。 图图3-35 LE(LC)结构图结构图 FPGA结构与配置 (1) 逻辑单元逻辑单元LE 图图3-36 进位链连通进位链连通LAB中中 的所有的所有LE 快速加法器快速加法器, 比较器和计数器比较器和计数器 DFF 进位输入进位输入 (来自上一个逻辑单元来自上一个逻辑单元) S1 LE1 查找表查找表 LUT 进位链进位链 DFF S2 LE2 A1 B1 A2 B2 进位输出进位

14、输出 (到到 LAB中的下一个逻辑单元中的下一个逻辑单元) 进位链进位链 查找表查找表 LUT 3.4.2 FLEX10K系列器件系列器件 FPGA结构与配置 (1) 逻辑单元逻辑单元LE 图图3-37 两种不两种不 同的级联方式同的级联方式 “与与”级联链级联链 “或或”级联链级联链 LUT LUT IN 3.0 IN 4.7 LUTIN (4n-1).4(n-1) LUT LUT IN 3.0 IN 4.7 LUTIN (4n-1).4(n-1) LE 1 LE2 LEn LE1 LE2 LEn 0.6 ns 2.4 ns 16位地址译码速度可达位地址译码速度可达 2.4 + 0.6x3=

15、4.2 ns 3.4.2 FLEX10K系列器件系列器件 FPGA结构与配置 (2) 逻辑阵列逻辑阵列LAB(Logic Array Block) 图图3-38 FLEX10 K LAB的的 结构图结构图 FPGA结构与配置 (3) 快速通道快速通道(FastTrack) 3.4.2 FLEX10K系列器件系列器件 FastTrack遍布于整个遍布于整个FLEX10K器件，是一系列水平器件，是一系列水平 和垂直走向的连续式布线通道。和垂直走向的连续式布线通道。 FastTrack连接是由遍布整个器件的连接是由遍布整个器件的“行互连行互连”和和“列列 互线互线”组成的。组成的。 FPGA结构与配

16、置 (4) I/O单元与专用输入端口单元与专用输入端口 图图3-39 IO单元单元 结构图结构图 FPGA结构与配置 (5) 嵌入式阵列块嵌入式阵列块EAB(Embedded Array Block) 3.4.2 FLEX10K系列器件系列器件 图图3-40 用用EAB构构 成不同结构的成不同结构的 RAM和和ROM 输 出输 出 时 钟时 钟 D RAM/ROM 256x8 512x4 1024x2 2048x1 D D D 写 脉 冲写 脉 冲 电路电路 输出宽度输出宽度 8 , 4 , 2 , 1 数据宽度数据宽度 8 , 4 , 2 , 1 地址宽度地址宽度 8,9,10,11 写使能

17、写使能 输 入输 入 时 钟时 钟 FPGA结构与配置 3.5.1 内部逻辑测试内部逻辑测试 3.5 3.5 FPGA/CPLDFPGA/CPLD测试技术测试技术 3.5.2 JTAG边界扫描测试边界扫描测试 图图3-41 边界扫描电路结构边界扫描电路结构 FPGA结构与配置 3.5.2 JTAG边界扫描测试边界扫描测试 表表3-1 边界扫描边界扫描IO引脚功能引脚功能 引引 脚脚描描 述述功功 能能 TDI测试数据输入测试数据输入 (Test Data Input) 测试指令和编程数据的串行输入引脚。数据在测试指令和编程数据的串行输入引脚。数据在TCK 的上升沿移入。的上升沿移入。 TDO测

18、试数据输出测试数据输出 (Test Data Output) 测试指令和编程数据的串行输出引脚，数据在测试指令和编程数据的串行输出引脚，数据在TCK 的下降沿移出。如果数据没有被移出时，该引脚处的下降沿移出。如果数据没有被移出时，该引脚处 于高阻态。于高阻态。 TMS测试模式选择测试模式选择 (Test Mode Select) 控制信号输入引脚，负责控制信号输入引脚，负责TAP控制器的转换。控制器的转换。TMS 必须在必须在TCK的上升沿到来之前稳定。的上升沿到来之前稳定。 TCK测试时钟输入测试时钟输入 (Test Clock Input) 时钟输入到时钟输入到BST电路，一些操作发生在上

19、升沿，而另电路，一些操作发生在上升沿，而另 一些发生在下降沿。一些发生在下降沿。 TRST测试复位输入测试复位输入 (Test Reset Input) 低电平有效，异步复位边界扫描电路低电平有效，异步复位边界扫描电路(在在IEEE规范中规范中 ，该引脚可选，该引脚可选)。 FPGA结构与配置 3.5.2 JTAG边界扫描测试边界扫描测试 JTAG BST需要下列寄存器：需要下列寄存器： 指令寄存器指令寄存器 旁路寄存器旁路寄存器 边界扫描寄存器边界扫描寄存器 用来决定是否进行测试或访问数据寄用来决定是否进行测试或访问数据寄 存器操作存器操作 这个这个1bit寄存器用来提供寄存器用来提供TDI

20、和和TDO 的最小串行通道的最小串行通道 由器件引脚上的所有边界扫描由器件引脚上的所有边界扫描 单元构成单元构成 FPGA结构与配置 3.5.2 JTAG边界扫描测试边界扫描测试 图图3-42 边界扫边界扫 描数据移位方式描数据移位方式 FPGA结构与配置 3.5.2 JTAG边界扫描测试边界扫描测试 图图3-43 JTAG BST 系统内部结构系统内部结构 FPGA结构与配置 图图3-44 JTAG BST系统与与系统与与FLEX器件关联结构图器件关联结构图 FPGA结构与配置 3.5.2 JTAG边界扫描测试边界扫描测试 图图3-45 JTAG BST选择命令模式时序选择命令模式时序 FP

21、GA结构与配置 3.5.2 JTAG边界扫描测试边界扫描测试 TAP控制器的命令模式控制器的命令模式 l l SAMPLEPRELOAD指令模式。指令模式。 l l EXTEST指令模式。指令模式。 l l BYPASS指令模式。指令模式。 l l IDCODE指令模式指令模式 l l USERCODE指令模式指令模式 3.5.3 嵌入式逻辑分析仪嵌入式逻辑分析仪 FPGA结构与配置 3.6.1 Lattice公司公司CPLD器件系列器件系列 3.6 3.6 FPGA/CPLDFPGA/CPLD产品概述产品概述 1. ispLSI器件系列器件系列 ispLSI1000E系列系列 ispLSI2

22、000E/2000VL/200VE系列系列 ispLSI5000V系列系列 ispLSI 8000/8000V系列系列 FPGA结构与配置 3.6.1 Lattice公司公司CPLD器件系列器件系列 3.6 3.6 FPGA/CPLDFPGA/CPLD产品概述产品概述 2. ispLSI器件的结构与特点器件的结构与特点 采用采用UltraMOS工艺工艺 系统可编程功能，所有的系统可编程功能，所有的ispLSI器件均支持器件均支持ISP功能功能 边界扫描测试功能边界扫描测试功能 加密功能加密功能 短路保护功能短路保护功能 FPGA结构与配置 3.6.1 Lattice公司公司CPLD器件系列器件

23、系列 3.6 3.6 FPGA/CPLDFPGA/CPLD产品概述产品概述 3.6.2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 1. Virtex-4系列系列FPGA 面向逻辑密集的设计：面向逻辑密集的设计：Virtex-4 LX 面向高性能信号处理应用：面向高性能信号处理应用：Virtex-4 SX 面向高速串行连接和嵌入式处理应用：面向高速串行连接和嵌入式处理应用：Virtex-4 FX 2. Spartan器件系列器件系列 FPGA结构与配置 3.6.1 Lattice公司公司CPLD器件系列器件系列 3.6 3.6 FPGA/CPLDFPGA/CPLD产品概述产品

24、概述 3.6.2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 3. XC9500系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 5. Xilinx的的IP核核 逻辑核逻辑核 (LogiCORE) 通用类通用类 接口类接口类 AllianceAlliance 核核 FPGA结构与配置 3.6.1 Lattice公司公司CPLD器件系列器件系列 3.6 3.6 FPGA/CPLDFPGA/CPLD产品概述产品概述 3.6.3 Altera公司公司FPGA和和CPLD器件系列器件系列 1. Stratix II 系列系列FPGA Stratix II提供了

25、高速提供了高速I/O信号和接口信号和接口 : 专用串行专用串行/解串（解串（SERDES）电路电路 动态相位调整（动态相位调整（DPA）电路电路 支持差分支持差分I/O信号电平信号电平 提供外部存储器接口提供外部存储器接口 FPGA结构与配置 3.6.1 Lattice公司公司CPLD器件系列器件系列 3.6 3.6 FPGA/CPLDFPGA/CPLD产品概述产品概述 3.6.3 Altera公司公司FPGA和和CPLD器件系列器件系列 2. Stratix系列系列FPGA 3. ACEX系列系列FPGA 4. FLEX系列系列FPGA 5. MAX系列系列CPLD 6. Cyclone系列

26、系列FPGA低成本低成本FPGA 7. Cyclone II系列系列FPGA 8. Altera宏功能块及宏功能块及IP核核 FPGA结构与配置 3.6.1 Lattice公司公司CPLD器件系列器件系列 3.6 3.6 FPGA/CPLDFPGA/CPLD产品概述产品概述 3.6.4 Actel公司的公司的FPGA器件系列器件系列 3.6.5 Altera公司的公司的FPGA配置方式与器件系列配置方式与器件系列 表表3-2 Altera FPGA常用配置器件常用配置器件 器器 件件功能描述功能描述封装形式封装形式 EPC2 1位，3.3/5V供电20脚PLCC、32 脚 TQFP EPC1

27、1位，3.3/5V供电8脚PDIP、20脚PLCC EPC1441 440 8001位，3.3/5V供电8脚PDIP、20脚PLCC EPC1213 212 9421位，5V供电8脚PDIP、20脚PLCC、32脚TQFP EPC1064 65 5361位，5V供电8脚PDIP、20脚PLCC、32脚TQFP EPC1064V 65 5361位，5V供电8脚PDIP、20脚PLCC、32脚TQFP FPGA结构与配置 3.7 3.7 CPLDCPLD和和FPGAFPGA的编程与配置的编程与配置 表表3-3 图图3-46接口各引脚信号名称接口各引脚信号名称 引引脚脚 1 2 3 4 5 6 7

28、8 9 10 PS 模模式式 DCK GND CONF_DONE VCC nCONFIG - nSTA TUS - DA TA0 GND JA TG模模式式 TCK GND TDO VCC TMS - - - TDI GND 图图3-46 10芯下载口芯下载口 FPGA结构与配置 3.7.1 CPLD的的ISP方式编程方式编程 3.7 3.7 CPLDCPLD和和FPGAFPGA的编程与配置的编程与配置 图图3-47 CPLD编程下载连接图编程下载连接图 FPGA结构与配置 3.7.1 CPLD的的ISP方式编程方式编程 3.7 3.7 CPLDCPLD和和FPGAFPGA的编程与配置的编程与

29、配置 图图3-48 多多CPLD芯片芯片ISP编程连接方式编程连接方式 FPGA结构与配置 3.7.2 使用使用PC并行口配置并行口配置FPGA 3.7 3.7 CPLDCPLD和和FPGAFPGA的编程与配置的编程与配置 图图3-49 PS模式，模式，FLEX10K配置时序配置时序 FPGA结构与配置 3.7.2 使用使用PC并行口配置并行口配置FPGA 图图3-50 多多FPGA 芯片配芯片配 置电路置电路 FPGA结构与配置 3.7.2 使用使用PC并行口配置并行口配置FPGA 3.7 3.7 CPLDCPLD和和FPGAFPGA的编程与配置的编程与配置 图图3-51 FPGA使用使用E

30、PC配置器件的配置时序配置器件的配置时序 FPGA结构与配置 3.7.2 使用使用PC并行口配置并行口配置FPGA 3.7 3.7 CPLDCPLD和和FPGAFPGA的编程与配置的编程与配置 图图3-52 FPGA的配置电路原理图的配置电路原理图 （注，此图来自（注，此图来自Altera资料，中间一上资料，中间一上 拉线应串拉线应串1K电阻）电阻） FPGA结构与配置 3.7.3 用专用配置器件配置用专用配置器件配置FPGA 图图3-53 EPC2 配置配置FPGA的电的电 路原理图路原理图 FPGA结构与配置 3.7.4 使用单片机配置使用单片机配置FPGA 3.7 3.7 CPLDCPL

31、D和和FPGAFPGA的编程与配置的编程与配置 图图3-54 MCU用用PPS模式配置模式配置FPGA电路电路 FPGA结构与配置 3.7.4 使用单片机配置使用单片机配置FPGA 3.7 3.7 CPLDCPLD和和FPGAFPGA的编程与配置的编程与配置 图图3-55 单片机使用单片机使用PPS模式配置时序模式配置时序 FPGA结构与配置 3.7.4 使用单片机配置使用单片机配置FPGA 3.7 3.7 CPLDCPLD和和FPGAFPGA的编程与配置的编程与配置 图图3-56 用用89C52进行配置进行配置 FPGA结构与配置 3.7.5 使用使用CPLD配置配置FPGA 3.7 3.7 CPLDCPLD和和FPGAFPGA的编程与配置的编程与