模数转换器时钟优化.

1、模数转换器时钟优化：测试工程观点作者： Rob Reeder, Wayne Green, and Robert Shillito 系统时钟优化可以提升系统的性能，但也颇具挑战性。为模数 转换器设计抖动为 350飞秒（fs）的编码电路是相对容易的，但 这是否能够满足当今的高速需求？例如，测试 AD9446-100 1 （16bit 100 MHz ADC） 时，在 Nyquist 区使用 100 MHz 的采样时钟 频率，350 fs的抖动将使信噪比（SNR）下降约3 dB。如果在第 三 Nyquist 域中使用 105 MHz 的模拟输入信号测试相同的设 备，SNR下降可达10 dB。为了将时

2、钟抖动减少到100 fs或更少，设计者需要理解时钟抖动来自哪里，以及 ADC 能够允许 多大的抖动。如果在电路设计完成后才发现时钟电路性能受抖 动的限制，并且在设计阶段中本可以很容易地避免该问题发 生，这时已经太晚了。在这里我们将讨论相关的时钟参数和方法以实现高速转换器 预期的性能，为此要用到一些技术诀窍和经验。首先从典型的 ADC 时钟方案开始，如图 1 中所示，我们将焦点放在信号链 路中每一级的可用于优化时钟的技术，并且指明一些应避免使 用的常用技术。转换误差等效于16 bit器件32 LSB的误差。这意味着随着 ADC 分辨率和模拟输入频率的增加，抖动变得更加引人注意。直观 上看，它们之

3、间的关系是非常明显的，因此工程师可以通过分 析 ADC 性能和编码时钟抖动之间的关系，最终确定可接受的 抖动量。式 1 定义了理想 ADC （具有无穷大分辨率） SNR（dB） 与频率的关系，而式 2 定义了 N（10、12、14 或 16）bit 理想 ADC 的 SNR（dB） 。（1）（参看图 3 的斜线）（2）（参看图 3 的水平线）图 3 是由这两个公式画出的曲线图。用户可以在曲线交点处确 定给定模拟输入信号频率时可容忍的总时钟抖动量。在低频 下，精度受到转换器分辨率的限制。然而，随着输入信号频率 的增加，在大于某个频点之后， ADC 的性能将受控于系统的总 时钟抖动。位于该频点左侧

4、的输入信号频率，无须考虑小抖动 的问题。图 1. 典型的时钟信号链路什么是抖动？ 抖动是系统时钟电路设计中最重要的参数，因此了解某些基础 知识并且理解术语的含义是十分重要的。许多技术文献描述了 关于抖动的十分精确的数学模型，但是设计性能优良的转换器并非全部取决于精确的抖动描述。设计人员必须理解抖动如何 进入系统以及如何使抖动的影响最小。抖动是时钟边沿的位置变化，这将产生定时误差，直接导致转 换幅度精度的误差（图 2a）。模拟输入频率的增加导致输入信 号的斜率增加，这将使转换误差放大（图2b）。应当注意，转换误差的度量是相对的， 10 bit 器件 0.5 LSB （最低有效位）的 图 3. 理

5、想 ADC 的 SNR vs. 模拟输入信号频率和抖动 然而，如果信号频率在该频点附近或者在其右侧，则必须降低 频率或分辨率，或者必须提高抖动指标。因此，抖动越大，SNR性能受控于时钟系统抖动的频点就越低。例如，如果使用具有 350 fs 抖动的时钟测试 14 bit ADC ，为了 避免性能下降，输入信号频率必须低于 35 MHz （14 bit 水平线 与350 fs斜线的交点）。如果抖动为100 fs，则输入信号频率 可以达到 125 MHz 。实际上，当模拟测试频率接近交点时，使用该一阶近似的简化 模型便丧失了有效性。为了全面地理解时钟抖动对 ADC 性能 的影响，除了分辨率以外，还要

6、考虑量化噪声和模拟输入幅度 （式 3，基于参考文献 9）。( 3)图 2. 转换误差是时钟抖动和模拟输 入频率的函数SOURCE DRIVER ADCDIGITALOUTPUTANALOGINPUTCONDITIONERTIMEVOLTAGE v = X AtdVdtAtAva) LOW FREQUENCYTIMEVOLTAGEAtAvb) HIGH FREQUENCY2045 70951201 10 100 1000 10000SNR (dBFS)INPUT FREQUENCY (MHz)16 BITS14 BITS12 BITS 10 BITS 8 BITS 350fs JITTER 10

7、0fs JITTER SAMPLE-CLOCK JITTER QUANTIZATION NOISE, DNL EFFECTIVE INPUT NOISE 基线 SNR vs. 频率的关系，其中 AD9446 使用外部时钟和线性 电源。时钟未以任何方式连接到评估板。红色曲线给出了将相 同的时钟电路固定或焊接到评估板后出现的性能下降，其中时 钟电路由开关电源供电。绿色曲线给出了，如果对电源噪声进 行滤波，则可以显著改善转换器的性能。? 2008 Analog Devices, Inc. All Rights Reserved.其中SNR= 信噪比 (dB)Fa=满刻度正弦波的模拟输入频率tj rm

8、s=内部 ADC 抖动和外部时钟抖动的组合 rms抖动&=ADC的平均差分非线性(DNL)(LSB)N=ADC 的分辨率 (bit) VNOISE rms =ADC 的有效输入噪声 如果 tj rms=0，& =0 并且 VNOISE rms=0 ，则上面的公式变为我们所 熟悉的SNR=6.02N+1.76dB 例如，假设 ADC 具有 0.5 LSB 的量化噪声，并且在测试时模 拟输入幅度比满刻度低 0.5 dB 。图 4 结合了式 2 和式 3，相比 于简化模型，编码时钟抖动将在更低的频率处影响 SNR 性能。 图 5. 转换器性能 vs. 振荡器电源配置和频率 由开关电流或者不适当的接地

9、引起的地弹也可能带来抖动。当 许多门电路同时切换时，开关电流会变大。这可能在电源平面 和地平面上产生电流尖峰，使时钟电路的阈值电压或模拟输入 信号的电平移位。例如：考虑 PCB 走线和接收门电路的输入端，门电路输出会具 有 10 pF 的负载。当门电路切换时， 10 mA 的动态电流流 入或流出每个输出端。10 mA得自10 pFX 1 V/ns,即 CMOS 门电路的典型摆率 （I=C dV/dt） 。 因此，如果 12 个门电路同时切换,则动态电流可能累积达到 120 mA。 这将需要电源引脚提供很大的电流尖峰,而其中一个引脚 是接地的。由引线电阻引起的瞬时压降（跳动）将影响所 有以该引线

10、作为参考地的电路。 为了减少这些源引起的抖动,应使用良好的布线和适当的电路 布局。重要的一点是将模拟电路和数字电路限制在其各自的区 域中。为确保良好的隔离,每个电路层都应遵循以免受到这些 电路和走线的影响。该原则。理解回流如何相对于源来流动以 及如何避免模拟和数字电路之间的越界或交叉是十分重要的。 总而言之,必须使敏感的模拟输入和时钟走线远离其他电路和 走线, 改善抖动意味着改善摆率 前面已讨论了抖动的基础知识及其可能带来的影响,现在的问 题是：如何改进系统时钟或时钟电路以减少抖动？ 回顾之前的讨论,当抖动出现在转换过程或者时钟的阈值周期 中时,抖动或噪声仅能破坏 ADC 的时序,如图 6 中

11、所示。通 过增加摆率使该边沿（并且因此使阈值周期）更快,将会使阈 值周期中可能出现噪声的时间量变小,并使引入系统中的rms（均方根）抖动量变小。图 4. SNR 是模拟输入频率、时钟抖动和量化噪声的函数 前面的示例中,模拟输入信号频率接近 35 MHz 时,具有 350 fs 抖动的时钟不会影响 14 bit ADC的SNR。但是在考虑量化噪 声、输入信号频率和输入幅度的影响后,10 MHz 的信号频率就应被注意。同样地,抖动为 100 fs 的时钟会在低于 100 MHz 的频率下引起 SNR 的下降。消除抖动 在回顾有关抖动的基础知识之后,我们将考虑抖动的源。能 够使得 ADC 时钟沿变换

12、的任何因素都将引入或影响抖动。这 些因素包括串扰、 EMI （电磁干扰） 、地效应和电源噪声。 串扰引起的抖动可以出现在任意两条相邻的走线上。如果一条 走线承载信号,而附近的平行走线承载变化的电流,则信号走 线中会感生电压。如果该信号是时钟信号,则时钟边沿发生点 的时刻将发生变化。EMI 辐射引发敏感信号走线上的抖动。 EMI 由开关电源、高压 输电线、 RF 信号和其他类似的源产生。与串扰类似, EMI 通 过电磁耦合调整了信号或时钟的时序。图 5 说明了电磁干扰对 SNR 的影响。蓝色曲线表示 AD944660657075 8085 0 10080604020 120 140 160 18

13、0 SNRFS (dBFS) FREQUENCY (MHz)BASELINE OSCILLATOR OFF BOARDOSCILLATOR ON BOARDOSCILLATOR ON BOARD CHOKED20 45 70 95 1201 10 100 1000 10000SNR (dBFS)INPUT FREQUENCY (MHz)16 BITS14 BITS12 BITS 10 BITS 8 BITS 350fs JITTER NOISE = 0.5 LSBLEVEL = -0.5dBCLOSER TO 10MHz 典型地，通用高性能时钟振荡器用于评估 Analog Devices AD

14、C 实现的基线性能(蓝色线) 。并非所有该高速转换器的用户均 能够承受高性能温控低抖动振荡器所需的成本和空间，但是有 些低成本振荡器即使在较高的模拟输入频率下也能够获得可 接受的性能。图 8 示出了一些成本可接受的器件的性能。 重要的是，由于振荡器的销售商不会使用相同的方法描述或测 量抖动，因此在选择商用振荡器时应格外注意。确定哪种振荡 器最适用于具体应用的实用方法是，直接在系统中使用数种振 荡器并对其进行测试。这可以对性能进行预测(假设振荡器销 售商保持合理的质量控制标准) 。更好的方法是联系振荡器的 制造商以获得抖动或相位噪声数据，并且获得有关如何最佳地 连接该器件的建议。不正确地连接振荡

15、器可能会使转换器的无 杂散动态范围 (SFDR) 恶化。进一步的改进 如果价格和性能双优的振荡器仍不足以满足要求，可以考虑使 用分频和 /或滤波。式 4 描述了正弦波振荡器的输出： 图 6. 差分时钟的阈值 / 转换区域的放大示图? 2008 Analog Devices, Inc. All Rights Reserved.应当注意，摆率的增加不会影响原始信号质量，仅会影响通过阈值区域的转换时间。为了证实这一点，参考图2b。应当注意，信号摆动越快，在转换区域中花费的时间就越少。图7 说明了抖动和摆率之间成反比。与前面的示例结合考虑，对于12 bitADC，输入信号为 70 MHz时抖动最少为

16、100 fs rms，对应摆率 为 1V/ns 。( 4 )两个参数将影响摆率，即信号频率和幅度(A)。任一参数的增加都将使摆率增加并且将系统时钟抖动减少到更加理想的数 值。通常增加时钟频率更加容易，我们可以使用时钟分配电路 产生所需的转换器时钟速率，并且将其馈送到系统时钟树的其 他部分。分频器在电路元件和电源需求方面将增加成本，并且还将增加 抖动。添加到时钟信号链路的每个有源元件都将增加总抖动。(5) 在使用分频器时，必须考虑所有相关的参数。 ADI 的典型分频 器产品是 AD951x2系列，仅使抖动增加约250 fs。除了内建的分频功能以外， AD951x 还拥有诸如时钟分配和占空比控制的

17、 功能。值得注意的是，尽管时钟分频器增加了总的抖动，但是由于其 使频率降低，因此它们的输出抖动在输出周期中仅占很少的部 分，并且引入更小的误差。例如，如果链路中 100 MHz 的时钟 源和其他部件贡献了 800 fs 的抖动(约为 10 ns 周期的 12.5%)， 如果时钟分频器将频率降低到10 MHz，此时分频器引入 250 fs的抖动，所得到的总抖动为840 fs，小于100 ns输出周期的1%。由式 5 可看出，最大的抖动贡献者确定总抖动，因此时钟源的 最大抖动不应超过最大抖动贡献者的三分之一，但是没有必要 比其少很多。实际的选择取决于应用的性能要求，诸如给定频 率范围上的 SNR、

18、所使用的系统元件的特性以及尺寸和成本的 限制。减少相位噪声如式 5 指出的，总抖动是来自时钟电路的抖动以及时钟源和其 他插入元件抖动的平方和的平方根(RSS)。因此，如果分频器图 7. RMS 抖动 vs. 摆率 因此，使抖动最小意味着提高时钟边沿的摆率。一种实现方法 是改进时钟源。图 8 在模拟输入频率范围上比较了用作 ADI 最高性能 ADC(16 bit 80 MSPS AD9446) 时钟源的多个不同的商 用振荡器。图 8. 振荡器的选择影响 AD9446-80 的性能0200150100500 2 4 6RMS JITTER (fs)INPUT SLEW RATE (V/ns)558

19、580757065600 10080604020 120 140 160 180 SNRFS (dBFS)FREQUENCY (MHz) BASELINEVENDOR 3VENDOR 1VENDOR 4VENDOR 2 器电路由噪声特别大的时钟源驱动，由于式 5 主要由最大的抖 动项确定，因此分频器电路的作用不会体现出来。在该情况下， 可以考虑在时钟源和分频电路之间使用无源窄带滤波器。为了说明滤波的优点，考虑具有 800 fs 抖动的时钟源。如果时 钟分频电路放置在时钟源和转换器之间，即使分频电路性能很 好，抖动也仅能减少到约500 fs。但如果在时钟源和分频电路之间放置5% LC带通滤波器，

20、就可以将抖动减少到250 fs (参看图 9)。图 11a. 800 fs 时钟源的相位噪声图线图 9. 利用时钟分频和滤波减少抖动? 2008 Analog Devices, Inc. All Rights Reserved. 为了理解滤波器如何改善正弦时钟源的抖动，可以在频域中来 探讨抖动并利用相位噪声图估计抖动值。尽管计算过程是简单 的，并且提供了很好的比较方法，但是其并未考虑诸如摆率的 非线性因素。因此，该模型所预测的抖动常常比实际抖动大。如图 10 所示，将相位噪声图划分为数个频率区域，并且对每 个区域的噪声功率进行积分。这可以确定每个区域贡献的抖动 以及时钟源的总抖动(通过 RSS

21、 求和)。这些公式中， f0 是载波 频率。由于图 10 中的相噪图为两个边带之一，因此总体相位 噪声应乘以 2 。图 11b. 使用具有 5%通带的带通 LC 多极点滤波 器的 800 fs 时钟源的相位噪声应当注意，抖动性能从 800 fs改善为小于 300 fs。这对应于超 过 12 dB SNR 的改善。5% LCBP 滤波器是易于实现的，但是体积较大并且比较昂贵。 替代方案是使用晶体型滤波器。图 12 示出了相位噪声从 800 fs改善为小于 100 fs。与5% LCBP滤波器12dB SNR的改善相比，又增加了 3dB，达到了 15dB。图 10. 利用相位噪声计算抖动考虑具有

22、800 fs 抖动的时钟源。绘制该时钟源的相位噪声图(图11 )，这样可以容易地确定大的抖动来自频域中哪个位置。在800 fs 抖动的时钟源的情况中，可以看到频谱中抖动的主要部 分位于宽带。因此，采样系统中减少宽带噪声是极为重要的。 在时钟源的输出端处使用简单的具有5%通带(5% LCBP) 的带通 LC 多极点滤波器，可以极大地改善性能，如图 11b 中所示。 图 12. 使用晶体滤波器的 800 fs 时钟源的相位噪声0900800700600500400300200100JITTER (fs)SMGUSOURCEONLYWITHDIVIDERWITH DIVIDERAND FILTERN

23、OISY SOURCELIMITS PERFORMANCEMATCHES THEDATA SHEET-180-100-110-120-130-140-150-160-1700.001 0.1 1 10038fs 46fs 85fs 787fs0.01 10(dBc)PERCENT OF FUNDAMENTAL FREQUENCY-180-100-110-120-130-140-150-160-1700.001 0.1 1 10038fs 46fs 85fs 241fs0.01 10(dBc)PERCENT OF FUNDAMENTAL FREQUENCY10k 100k 1M 10MA1A2A

24、3A4100M 1GINTEGRATE TO ?2fo = 200MHzA = AREA = INTEGRATED PHASE NOISE POWER (dBc)A = 10log10(A1+ A2 + A3 + A4)fo = OSCILLATOR FREQUENCY (100MHz)RMS PHASE JITTER (RADIANS) ? 2 o 10A/10RMS JITTER (SECONDS) ?2 o10A/102?foFREQUENCY OFFSET (Hz)-180-100-110-120-130-140-150-160-1700.001 0.1 1 10038fs 16fs4

25、fs 44fs0.01 10 （dBc） PERCENT OF FUNDAMENTAL FREQUENCY式 4 中的 A 项（幅度）。最后，变压器自身可提供通带滤波。具有增益（阻抗比为 1:2 或 1:4）的变压器有较窄的带宽，提 供了更好的时钟信号滤波。变压器还可以将该单端信号转换为 差分信号，这在目前的 ADC 时钟输入接口中是常见的，也是 强力推荐的。应当注意，并非所有的二极管都能发挥良好的作用（图14）。在相同的条件下进行测量，其中基线是相对于所有其他二极管 的性能最好的二极管的 SNR 曲线。应当仔细阅读说明书并且 特别注意动态电阻和电容的参数。具有低 R 和 C 值的二极管可 以

26、加快箝位速度。为了证实将晶体滤波器与噪声源级联的效果，进行一个实验， 使用 benchtop 脉冲发生器为 16 bit 100 MHz ADC AD9446-100 提供时钟。在未进行滤波的情况下，发生器呈现出大于 4 ps 的 抖动，导致 SNR下降超过30 dB。在使用晶体滤波器的情况下， 得到的抖动接近 50 fs,改善后的 SNR接近于技术资料中的 SNR 典型值。图 13. 晶体滤波器是有帮助的 -即使存在噪声源 ? 2008 Analog Devices, Inc. All Rights Reserved.晶体滤波器利用其非常窄的通带区域（通常小于1%）可以将来自许多源的抖动减少

27、到小于100 fs，但是它们也增加了成本，而其体积也大于有源滤波器。还应当注意,晶体滤波器具有5dBm10dBm 的有限的输入 /输出范围。超过该范围将导致失真, 可能使 ADC 的 SFDR 下降。最后,某些晶体滤波器可能需要 外部元件用于阻抗匹配。滤波器确实可以发挥作用,但是它们 需要额外的元件、严格的匹配和额外的成本。表 1 中概述了用于改善摆率的分频器和滤波器解决方案。 使用背对背 Schottky 二极管在信号进入 ADC 时钟输入端时将 信号箝位是明智的。这使得源幅度增加,因此增加了摆率,同 时使得时钟幅度与转换器时钟输入电平兼容。如果是小时钟系统或者最后的电路级具有短的走线,可以

28、结合 箝位二极管使用变压器。变压器是无源的,不会将抖动添加到 整体时钟信号中。变压器还可以为振荡器信号提供增益,增加 图 14. 箝位 Schottky 二极管的选择影响 AD9446-80 的性能这里将 16 bit 80 MSPS ADC AD9446 用作测试平台；其中增加 了时钟源中的背对背二极管。图 15 中示出了用于进行评估的 电路。图 15. 测量图 14 中数据的 AD9446 时钟电路 表 1. 分频器和滤波器的 trade-off 概述 分频器 5% LCBP 滤波器 晶体滤波器 优点低成本（$5$20）低频下的高摆率可以改变占空比时钟分配芯片=可以获得更多输出对于适当的时

29、钟源，可以实现小于100fs 的抖动较短的前置时间较高的最大输入功率对于所有时钟源均可实现超低抖动非常小（50?匹配）缺点最佳情况抖动200 fs250 fs编码限制在通带频率内占空比限制于50%比分频器昂贵（约$300）编码限制在通带频率内占空比限制于50%成本比 LCBP增加50%为了获得最佳性能，将带通 滤波器放置在分频器前面分频器可能使情况变坏最大输出功率受到滤波器插入损耗和 最大输入功率的限制最大输出功率受到滤波器插入损耗和最大 输入功率的限制在定制滤波器时要求很高的最大功率-1400-20-40-60-80-100-1200 45403547dBFS SNR78dBFS SNR30

30、252015105POWER （dBc）FREQUENCY （MHz）LECROY UNFILTEREDLECROY CRYSTAL FILTERED76.582.582.081.581.080.580.079.579.078.578.077.577.00 10080604020 120 140 160 180SNR (dBFS)ANALOG INPUT FREQUENCY (MHz)BASELINE VENDOR 1VENDOR 4 VENDOR 3NO DIODE VENDOR 20.1?F0.1?F0.1?F 0.1?FSCHOTTKYDIODES:HSM2812CLK+50100Min

31、i-Circuits?ADT1-1WT, 1:1ZXFMRADCAD9446ANALOGINPUTDIGITALOUTPUTCLK+ CLK 2008 An alog Devices, I nc. All Rights Reserved. 在时钟硬件接口中减少抖动在与 ADC 的时钟输入引脚连接时，可以使用许多电路和解决 方案。然而，式 5另一种常见方法，即使用FPGA，并不能实现技术资料上的性能。FPGA (其常具有提供分频的数字时钟管理器(DCM)可以用作一个灵活的门驱动器。然而，如图 18 所示，使用 AD9446-80 （80 MSPS ADC ）进行测试，该方法导致SNR 显著下降；

32、例如，能够实现 13 bit 的 ENOB 。红色曲线为使用高性 能振荡器时的基线 SNR，绿色曲线示出了在相同的时钟下，使 用 FPGA 作为高性能振荡器和转换器之间的门驱动器时获得的 性能与基线性能之间的差异。在 40 MHz 下， FPGA 将 SNR 减 少到 52 dB（8.7 bit 性能），而 DCM 贡献了额外 8 dB（1.3 bit） 的 SNR 下降。 SNR 下降 29 dB 的性能差异是非常令人担忧的， 在使用式 1 计算时，意味着 FPGA 驱动器门自身即可带来约 10 ps 的抖动。 提醒我们，信号链路中的每个有源元件（振荡源、驱动器或扇 出门、分频器等）将增加

33、ADC 的时钟输入引脚处的总抖动量。 图 16 示出，增加两个门（每个门贡献 700 fs 的抖动）到具有 300 fs 抖动的时钟源中，在 140 MHz 频率下会使分辨率从约 12 bit 下降到小于 10 bit 。图 16. 多个驱动器门增加抖动并且减小 SNR 因此，使时钟信号链路中的元件数目最小有助于降低总的RSS抖动。 还应当注意所选择的时钟门的类型。如果希望在较高的模拟输入 频率下获得较好的性能，则简单的逻辑门可能不是最佳选择。最 好仔细阅读候选器件的技术资料并理解相关的参数，如抖动和偏 移。当这些器件与抖动特别低的时钟源一起工作时，这是非常重 要的。例如，在图 17 中，时钟

34、源 A 具有 800 fs 的抖动，时钟源 B 具有 125 fs 的抖动。使用晶体滤波器可以将其抖动分别减少到 175 fs和60 fs。然而，分频器（或者具有类似抖动参数的门电路） 可能使抖动均增加到 200 fs 以上。这再次说明了在时钟信号链路 中正确选择和放置时钟驱动器的重要性。图 18. FPGA 门驱动电路影响 AD9446-80 的性能 选择最佳的时钟驱动器是困难的。表 2 给出了市售的多个驱动 器门所增加抖动的大致比较结果。表格下方给出的建议有助于 获得优良的 ADC 性能。表 2. 时钟驱动器门及其增加的抖动逻辑系列 注释FPGA 33 ps50 ps （仅包括驱动器门，

35、未包括 DLL/PLL 内部的门） 1 74LS00 4.94 ps274HCT00 2.2 ps274ACT000.99 ps2MC100EL16 PECL 0.7 ps2 AD951x 系列 0.22 ps2NBSG16， ECL 摆 幅 减 少(0.4V )0.2 ps2ADCLK9xx ， ECL 时 钟驱动器系列0.1 ps21 制造商的说明书2 基于 ADC SNR 的下降换算的值结论图 17. 门电路将增加抖动 为了实现转换器的最佳性能，应当理解整个时钟系统。对于具 有SOURCE0.3ps rmsDRIVER0.7ps rmsSOURCE0.3ps rmsDRIVER0.7ps

36、 rmsDRIVER0.7ps rmsSOURCE0.7ps rmsDRIVER0.3ps rmsOUTPUT = (0.32+ 0.72) = 0.76ps rmsOUTPUT = (0.32+ 0.72) = 0.76ps rmsOUTPUT = (0.32+ 0.72+ 0.72) = 1.03ps rmsSNR = 63.5dBSNR = 63.5dBSNR = 60.9dB9.8 BITS!SNR = 20 枪g for fsig nal= 140MHz12?fsignal t jitter 10 90 80 70 60 50 40 30 20 0 10080604020 120 1

37、40 160 180 SNR (dBFS)FREQUENCY (MHz)BASELINE OSCILLATORBASELINE OSCILLATOR THROUGH FPGABASELINE OSCILLATOR THROUGH FPGA WITH DCMVENDOR 1 BASELINEVENDOR 1 THROUGH FPGAVENDOR 1 THROUGH FPGA WITH DCM0800700600500400300200100JITTER (fs)SINE SOURCE A SINE SOURCE BRAW SOURCE FILTER ONL YDIVIDER/FILTER? 20

38、08 Analog Devices, Inc. All Rights Reserved. 有非常高分辨率有抖动限制的 ADC 或者“完美的” N bit ADC 而言，图 3 以及式 1 和 2 是分析其时钟要求时非常有用的工具。 如果模拟输入频率比图 3 中的交点高，则必须考虑使用具有更 少抖动的时钟源和相关电路。可以通过许多方式降低系统时钟电路的抖动，包括改进时钟 源、滤波和 /或分频，以及适当地选择时钟电路硬件。应当注意 时钟的摆率。这将确定在转换过程中可能恶化转换器性能的噪 声量。使该转换时间最小可以改善转换器的性能。由于信号链路中的每个元件将增加总体抖动，因此应仅使用必要的电路驱动和时钟分配。最后，不要使用“廉价的”门，它们的性能可能是令人失望的。就象不可能指望价值 $70000 的汽车在使用 $20 的轮胎时获得出众的性能一样。进一步阅读1.AD6645技术资料2.AD9446技术资料3.Barrow, Jeff. 减小 DC/DC 转换器中的地弹一些接地要点.Analog Dialogue, 第 41 卷, 第 2 期(2007). pp. 3 - 7.4. Brannon, Brad. 应用笔记 AN-756, 采样系统和时钟相位 噪声和抖动的影响 .5. Br