FPGA触发器与计数器试验报告

1、电力学院FPGA应用开发实验报告实验名称：触发器与计数器专 业：电子科学与技术姓 名：班 级：学 号：1. 触发器功能的模拟实现实验目的： 1掌握触发器功能的测试方法。2掌握基本 RS触发器的组成及工作原理。3掌握集成 JK 触发器和 D触发器的逻辑功能及触发方式。 4掌握几种主要触发器之间相互转换的方法。5通过实验，体会 EPLD芯片的高集成度和多 I/O 口。 实验说明：将基本 RS触发器，同步 RS触发器，集成 J-K 触发器， D触发器同时集一 个 FPGA芯片中模拟其功能，并研究其相互转化的方法。 实验的具体实现要连线测试，实验原理如图所示：2. 计数器在VHDL中，可以用QMega

2、Wizard Plug-In Manager命令，打开如下图所示的对话框第 2步：直接单击 Next按钮，出现如下图所示的对话框。如图所示，在左边的选择框中选择 “LPM_COUNTER ”，在输出文件类型单选框中选中 “VHDL ”，并输入文件名为 “counter_lpm”第 3步：完成设置后直接单击 Next按钮，打开如下图所示的对话框。在输出位数的下拉框中选择 “8 bits”，在计数方向的单选框中选中 “Up only”。这个设置 表示生成的计数器是 8位加法计数器。第4步：独立设计模为七的计数器第4步：单击 Next按钮后，出现如下图所示的对话框。在该对话框中选择添 加额外的端口，

3、 在这里选中 “Count Enable”选项， 表示添加了一个计数使能端口， 此时在左边的图形符号中可以看到多了一个 “cnt_en”的引脚。第 5步：单击 Next 按钮，打开如下图所示的下一个对话框。在同步输入 ( Synchronous inputs)处选择 “Load”，在异步输入( Asynchronous inputs)处选 择 “Clear”。表示在计数器中添加了一个同步置数端和一个异步清 0端，在左边的 图形符号中可以看到又添加了一个 aclr、sload和用于置数用的 data7.0。第 6步：继续单击 Next按钮直到结束为止。到此即完成了一个 8位计数器的 设计，同时生

4、成了一个 VHDL 文件此 couter_lpm.vhd。第 7步：接着需要将生成的 couter_lpm.vhd文件添加到项目中，如下图所示， 在项目浏览 器窗口中，右击“Device Design Files”，在下拉菜单中选择Add/Remove Files in Project”命令。File name”处第8步：选择添加文件命令后，打开如下图所示的对话框。在 可直接输入将添加的文件名，或通过点击右边的 浏览按钮，打开浏览窗口，选 择需要添加的文件。然后点击右边的 Add 按钮，即完成。第9步：将couter_lpm.vhd设定为顶层设计文件，进行语法检查后，执行与方法 相同的操作即可

5、3. 时钟电路利用上面设计好的计数器和分频器设计一个实时的时钟。 一共需要 1个模24 计数器、 2个模6计数器、 2个模10计数器、一个生成 1Hz的分频器和 6个数码管解 码器。最终用 HEX5HEX4显示小时（023），用HEX3HEX2显示分钟（059）， 用HEX1HEX0 显示秒钟（ 059）。 具体步骤如下：第 1步：新建一个 QuartusII工程，将其命名为 Clockcircut 。第 2步：建立各功能模块（计数器、分频器及 7段数码管）的 VHDL文件，并 分别将它们设置成顶层文件，进行编译和仿真。（1）模为24的计数器 VHDL代码：2）模为6的计数器 VHDL 代码：3）模为10的计数器 VHDL代码：4)7段数码管的 VHDL 代码：5)50M分频的分频器 VHDL 代码：第3步：语法检查通过后直接生成符号第4步：采用图形编辑器，将几个模块连接