EDA刘艳萍第2章课后习题答案

1、第一章 简述在基于FPGA/CPLD的EDA设计流程中所涉及的 EDA工具及其在整个流程中的 作用。 ( 1) 设计输入编辑器： 功能是在“设计输入”模块中接受图形(包括原理图，状态图，波形图)的输 入和硬件描述语言的文本输入。 (2) HDL综合器： 功能是在“综合过程”模块中将设计者在EDA平台上编辑输入的 HDL文本，原 理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译，优化， 转换和综合，最终获得门级电路甚至更底层电路描述网表文件。 ( 3) 适配器： 功能是在“适配”模块中将由综合器产生的网表文件配置于指定的目标器件中， 使之产生最终的下载文件。 ( 4) 仿真器：

2、功能是实现时序仿真和功能仿真，即在不同的级别上对适配生成的结果警醒模 拟测试。 ( 5) 下载器： 功能是在“编程下载”模块将配置最后生成的下载文件或配置文件向FPGA或 CPLD进行下载。 什么是综合有哪些类型综合再 EDA中的地位如何 在电子设计领域， 综合是将用行为和功能层次表达的电子系统转换为低层次的，便于具 体实现的模块组合的过程。 综合的类型： ( 1)自然语言综合 ( 2)行为综合 ( 3)逻辑综合 ( 4)版图综合或者结构综合 利用HDL综合器对设计进行综合是 EDA设计流程中十分重要的一步，因为综合过程将把 软件设计的HDL描述与硬件结构挂钩，是将软件转化为硬件电路的关键步骤

3、， 是文字描述与 硬件实现的一座桥梁。 什么是硬件描述语言他与一般的高级语言有什么不同点和相同点 所谓硬件描述语言， 就是利用高级语言来描述硬件电路的功能， 信号连接关系以及各器 件的时序关系。VHDL语言具有计算机编程语言的一般特性，有自己的语言要素，文字规则 等，同时也具有下列区别于其他高级语言的特点： (1) VHDL是工业标准的文本语言 (2) VHDL能同时支持仿真和综合 (3) VHDL是一种并发执行的语言 (4) VHDL支持结构化的语言及自顶向下的设计方法 (5) VHDL的描述与工艺无关 (6) VHDL支持多风格的描述方法 用VHDL设计数字系统有什么优点 EDA设计开发流

4、程中的“设计输入”模块有图形输入和HDL文本输入两种类型。图 形输入显现出一些缺点， 如：图形设计方式未标准化导致的图形文件兼容性差，难以实现交 换，管理； 电路设计规模扩大化导致电路功能原理易读性下降，错误排查困难，整体调整和 结构升级困难； 图形文件不兼容导致性能优秀的电路模块意志和再利用十分困难； 难以实现 用户所实现的面积， 速度， 以及不同风格的综合优化； 无法实现实际意义上的自顶向下设计 方案。而应用HDL文本输入的方式则克服了上述弊端，为EDA技术的应用发展打开了一个广 阔的天地。其优势的体现正是基于VHDL能同时支持仿真和综合，实现语言的并发执行，支 持结构化设计和自顶向下的设

5、计方法，描述与工艺无关及支持多风格的描述方法的优点。 9 第二章 2-1 判断下列标示符是否合法，如果有误指出原因 ENTITY关键字，lappie不能应用数字开头，TO-VECTOR 非法字符 ,DEEF_ _4下划线不能连用，作为扩展标志 合法，CLR/RESET含/字符和不能以关键字为标志符， 作为扩展标志合法，D100%含非法字符% 2-2 VHDL 中有哪三种数据对象（客体）详细说明他们的供功 能特点以及使用方法。 主要包括三种数据对象：信号，变量，常数。 其中常数是一个固定的值， 常数说明就是对某一常数名赋予一 个固定的值，一旦赋值不能改变；常熟赋值一般在程序的开始；其 格式为：C

6、ONSTAN常数名：数据类型：二表达式； 变量只能在进程语句，块语句，函数语句和过程语句结构中使 用，是局部量，其赋值立即生效且赋值时不能产生附加延时。其格 式为：VARIABLE变量名：数据类型约束条件：二表达式； 信号是电子电路内部硬件连接的抽象可以产生附加延时， 数据 对象是可以被赋值的对象。信号定义在实体、构造体、包集合中； 其格式为： SIGNAL 信号名：数据类型 约束条件： =表达式。 2-3 信号和变量在描述和使用时有哪些主要区别 信号赋值采用“ =”而变量赋值采用“： =”变量赋值立即生效 而信号赋值语句和实际赋值过程是分开的， 变量赋值不可产生附加延 时而信号可以。 2-4

7、 在 STRING,TIME,REAL,BIT,STD_LOGI（数据类型中，VHDL 综合器支持哪些类型 VHDL综合器支持BIT,STD_LOGIC类型，其他的数据类型不能综 合。 2-5 表达式 C=A+B中 A,B 和 C都是 STD_LOGIC-VECTC是否能 直接进行加法运算 若位长不同则不能直接进行加法运算，若位长相同也要加入 ieee 库和 std_iogic_unsigned 包集合的使用说明。 2-6 能把任意一种进制的值向一整数类型的数据对象赋值吗如 果能，怎样做 不能直接赋值， 必须转换类型， 把非十进制转换为十进制后再进 行赋值。 2-7 数据类型BIT,INTEG

8、ER和BOOLEA分别定义在那个库中哪 些库和程序包总是可见的 BIT、INTEGER和 BOOLEA定义在 STD库中，STD库中的 STANDARD 包集合和 WOR库总是可见的。 2-8 BIT类型数据和STD_LOGI类型数据有什么区别 BIT类型只有 0或者1状态，而 STD_LOGIC取9种不同值 U,X,0,1,Z,W,L,H. .BIT 为标准数据类型而 STD_LOGIC为 IEEE 库 中STD-LOGIC-1164包集合中定义的数据类型。 2-9 回答有关BIT和BOOLEA数据类型的问题： (1) 解释BIT和BOOLEA的区别。 ( 2) 对于逻辑操作应使用哪种类型

9、( 3) 关系操作的结果为哪种类型 ( 1) BIT 类型表示方法用字符 0 或 1 为一个位的两种取值，可 用来描述系统中总线的值，而BOOLEAN型具有两种状态“真”或 “假”，没有数值意义，也不能进行算术运算，但能进行关系运算。 他常用来表示信号量的状态或者总线情况， 一般这类出具的初始值为 FALSE(2)逻辑操作数应用BIT类型(3)关系操作的结果为BOOLEAN 类型。 2-10 下面的数据类型定义和操作是否正确 Signal atmp: Std_logic_Vector(7 downto 0); Signal btmp: Std_logic_Vector(0 to 7); Sig

10、nal cint:integer; Signal dtmp: Std_logic_Vector(15 downto 0); atmpv二ci nt操作错误，类型不同，INTEGER不能赋予 STD_LOGIC_VECTERtmpv二dtmp操作错误，类型相同但是长度不 同不能赋值，其他正确。 2-11 VHDL 有哪几类主要运算，在一个表达式中有多种运算符 时应按怎样的标准进行运算 VHDL主要有四类运算：逻辑运算，关系运算。算数运算，并置 运算。表达式中有多种运算符时， 应由优先级高的操作符向优先级低 的操作符进行运算。当一个语句中存在两个以上同优先级逻辑运算 时，由括号决定顺序。 2-12

11、 如下三个表达式是否等效 a=NOT b AND c OR a a=(NOT b AND c) OR a a=NOT b AND(c OR a) a=NOT b AND c OR a 有语法错误。 a=(NOT b AND c) OR a与a=NOT b AND(c OR a)是正确的，三者不等效。 2-13 并置运算应用于哪种场合下面的运算是否正确 Signal a: Std_logic ； Signal eb: Std_logic ； Signal b: Std_logic_Vector(3 downto 0); Signal d: Std_logic_Vector(7 downto 0); b=a C 为输出信号赋值，用“ 二”，将c： =b；改为c=b; 构造体结束用“ END构造体名”，因此将END two;改为END one; 此程序缺少process语句。 2-28 (1) LIBRAR Y IEEE; USEENTIT Y mux IS PORT(a,e n:IN STD_LOGIC; b:OUT STD_LOGIC); END mux; ARCHITECTURE connect OF mux IS BEGIN PROCESS(a,