计算机系统结构课后题

1、例题 假设将某一部件的处理速度加快到10倍，该部件的原处理时间仅为整个运行时间 的40%,则釆用加快措施后能使整个系统的性能提為多少解答 由题意可知：Fe=, Se=10,根据Amdahl定律，加速比为：Sn=1/+10) =例题 釆用哪种实现技术来求浮点数平方根FPSQR的操作对系统的性能影响较大。假设 FPSQR a作占整个测试程序执行时间的20札 一种实现方法是釆用FPSQR硬件，使FPSQR操 作的速度加快到10倍。另一种实现方法是使所有浮点数据指令的速度加快，使FP指令的速 度加快到2倍，还假设FP指令占整个执行时间的50%。请比较这两种设计方案。解答 分别计算出这两种设计方案所能得

2、到的加速比：(1 - 0.721 02 12210Spp0S 為 133(1 _ 0.5) +宁 U “例题如果FP操作的比例为2陆FP操作的平均CPI=4. 0,.其它指令的平均CPI为1. 33, FPSQR 徐作的比例为2%, FPSQ跆CPI为20,假设有两种设汁方案，分别把FPSQR操作的CPI和 所有FP操作的CPI减为2。试利用CPU性能公式比校这两种设计方案挪一个更好(只改变 CPI而时钟频率和指令条数保持不变)。解答CP1 = tCPI： X为二(4*25%) +*75%)=方案仁 CPIfCPI a-2%* (CPI t-CPI 的)=%* (20-2)=方案 2: CP

3、12=CP I a-25%* (CPI 絆-CPI 鯨 =%* (4-2)=方案2的加速比二CPU时间“CPU时间FlC*吋钟周期*CPI / IC*时钟周期*CP12=2/=习题假设爲速缓存Cache工作速度为主存的5倍，且Cache被访问命中的槪率为90况 则釆用Cache后，能使整个存储系统获得多高的加速比Sp解答 我们首先对新的存储系统的性能做以下的假设：在Cache不命中的情况下，对Cache 的访问不会额外损失时间，即：首先，决定Cache是否命中所用的时间可以忽略：其次，在 从主存向Cache传输的同时，数据也被传输给使用部件(不需要再从Cache中读取)。这样， 新的存储系统中

4、，平均存取吋间分为两个部分：Tnew_averaKe =X g +Xntain X 心伽 + Cache X其中，R表示各种情况所占的比例。 根据加速比的计算公式，:= 3.571x0 l+5x09TS _ old _ averagenew _ averagemain X miss Cache X Rh”习题用一台40MHz处理机执行标准测试程序，它含的混合指 令数和相应所需的时钟周期数如下：指令类型指令数时钟周期数整数运算45 0001数据传送32 0002浮点15 0002控制传送8 0002解答 CPI = ZCPI i Xl i/1c =45000/105+ (32000X2)/1 o

5、5+ (150 00 X 2)/105+ (80 00 X2) /105=MIPS = (40 X 106)/ X 106)=Te = 107 X 106)=习题某工作站采用时钟频率为15MHz、处理速率为10MIPS的处理机来执行一个已知混合 程序。假定每次存储器存取为1周期延迟、试问：(1)此计算机的有效CPI是多少(2) 假定将处理机的时钟提高到30MHz,但存储器子系统速率不变。这样，每次存储器存 取需要两个时钟周期。如果30%指令毎条只需要一次存储存取，而另外5%每条需要两次存储 存取，还假定已知混合程序的指令数不变，并与原工作站兼容，试求改进后的处理机性能。 解答(1)由 MIPS

6、=吋钟频率/(CPIX106),则有：CPIA=吋钟频率/(MIPSX106)=。(2) 当时钟频率为15MHZ时，假设不进行存储操作指令的CPI为x,则要进行一次存储操 作指令的CPI为1+ x,要进行二次存储操作指令的CPI为2+ x,因此有：=xX65% + (1+ x) X30% + (2+ x) X5%解得x =当时钟频率为30MHZ时，不进行存储操作指令的CPI不变为，要进行一次存储操作指令的 CPI为2+ X =,要进行二次存储操作指令的CPI为4+ X二，因此平均CPI为：CPIB = X65% + X30% + X5% =所以 MIPSB =时钟频率/ (CPIBX106)

7、= (30X106) / (X106)=习题 一个处理机共有10条指令，各指令在程序中出现的槪率如下表：指令信号 出现概 率Huffman编战码2/8扩展编誤码3/7扩展编誤码13 4 5一个处理机共有10条指令，指令在程序中出现的概率如下表：指令信号 出现概率Huffman编联码2/8扩展编誤码3/7扩展编誤码12345678910(1) 釆用最优Huffman编码法(信息墻)计算这10条指令的操作码置短平均长度。釆用Huffman编码法编写这10条指令的操作码.并计算操作码的平均长度，计算与最 优Huffman编码法(信息爛)相比的操作码信息冗余量。将得到的操作码编码和计算的结果 填入上面

8、的表中。(3) 采用2/8扩展编码法编写这10条指令的操作码，并计算操作码的平均长度，计算与最 优Huffman编码法相比的操作码信息冗余董。把得到的操作码编码和计算的结果填入上面的 表中。(4) 采用3/7扩展编码法编写这10条指令的操作码，并计算操作码的平均长度，计算与最 优Huffman编码法相比的操作码信息冗余量。把得到的操作码编码和计算的结果填入上面的 表中。解答采用聂尤Huffman编码法(信息炳)的礫作玛最短平均长曳为：H = -瓦 Pi x log ； * 2.957-11.0习题一台模型机共有7条指令，冬指令的使用频度分别是35%、25%、20%、10%、5%、3%、 2%,

9、有8个通用数据寄存器，2个变址寄存器。(1) 要求操作码的平均长慶炭短，请设计操作码的编码，并计算所设计操作码 的平均长度。(2) 设计8位字长的寄存器一奇存器型指令3条，16位字长的寄存器一存储器型变址寻址 方式指令4条，变址范围不小于正、负127。请设计指令格式，并给出各字段的长度和操作 码的编码。解答妥使再理的搂作耳长度最短应采写Huffman绸经Huff呃n制枸漬如亿齡号删解網135%00725%01320%10410%11055%111063%1111072%11111由此可以得即条指純I牺分貌下:这样.Huffman绢码法徉到的溪作込的平均长度为：1 = 2x(0.35+0.25-

10、0.20) +34.10+4 沢005 + 5x(0.03 0.02)= 1.6+0.302+0.25=2.35设计8位宇长的寄存器寄存器型拒令如下：因为只有8个通用窃存器所以寄存黑迪址禹3位，操作讯只有两位，设计 格弍如下：233璽作鋁OP |源诗存莽R1 |目的诗存器R?|三条指令的奏作码分别为00、01 s 10.设计16位宇设的诗存莽存佬基型变址寻址方式指令妇下：4318繰作码OP变址壬存器懾移地址四条扌旨令的燙作再分別为L100. 1L01. 1110. 111E习题某处理机的指令字长为16位，有双地址指令、单地址指令和零地址指令三类，并假设每个 地址字段的长度均为6位。(1) 如果

11、双地址指令有15条，单地址指令和零地址指令的条数基本相同，问单地址指令和 零地址指令各有多少条并且为这三类指令分配揀作码。(2) 如果要求三类指令的比例大致为1: 9: 9,问双地址指令、单地址指令和零地址指令各有多少条并且为这三类指令分配操作码。解答(1)双地址指令格式为：466操作码地址码1地址码2单地址指令格式为：10 6操作码地址码零地址指令格式为：16操作码双地址指令15条.操作码为：00001110：单地址指令2-1=63条，操作码为：门门 0000001111111110零地址指令 26=64 条，操作码为：1111111111000000=111111111111111(2)

12、双地址指令14条，地址码：0000=101：单地址指令 2休2-2 = 126 条，1110 0000001110 111110, 1111 0000001111 111110： 零地址指令 128 条 1111 111111 0000001111 111111 111111o习题什么是存储系统对于一个由两个存储器M1和M2构成的存储系统，假设M1的命中率为h,两个存储器的存储容量分别为s1和s2,存取时间分别为廿和t2,每千 字节的成本分别为c1和c2。(1) 在什么条件下，整个存储系统的毎千字节平均成本会接近于c2(2) 该存储系统的等效存取时间ta是多少(3) 假设两层存储器的速慶比r=

13、t2/t1,并令e=t1/ta为存储系统的访问效率。试以 r和命中率h来表示访问效率e。 如果r=100,为使访问效率e.要求命中率h是多少(5) 对于中的命中率实际上很难达到，假设实际的命中率只能达到。现在釆用一种缓冲技术来解决这个问题。当访问M1不命中吋，把包括被访问数据在内的一个数 摇块都从M2取到M1中，并假设被取到中的每个数据平均可以被重复访问5次。请设计 缓冲深度(即每次从M2取到M1中的数据块的大小)。解答(1)整个存储系统的每干字节平均成本为:S14S2si q+ 1S2不难看曲 当sl s2非常小的时候，上式的值约等于c2即：s2sl时，莖个存储器系统的每千字节平均成本会接近

14、于c2。(2)存储系统的等效存取时闾G为：ta = h x tl -t- (1 - h) x t2J =1t2 h x t, + (1 -h) x t2 h + (1 - h) x r(4) 将数值代入上式可以算得；h99-95%通过缓冲的方迭，我们需要将命中率从0-96提高到0.9995,假设对存储蛊的访问次数为5,缓神块的大小为mo那么，不命申率减小到原来的5m,列出等式有：0.9995 = 1 - 1 5 m解这个方程得，m=16,即要达到中的访间效率，缓冲的深度应该至少是16 (个数据单位)。习题要求完成一个两层存储系统的容董设计。第一层M1是Cache,其容量有三种选择：64KB、1

15、28KB和256KB,它们的命中率分别为.和：第二层M2是主存储器.其容量 为4MB。并设两个存储器的存取时间分别为匕和t2,每千字节的成本分别为c1和c2如 果 c1=20c2 和 t2h0t1。(1)在t1=20ns的条件下，分别计算三种存储系统的等效存取时间。(2)如果c2二美元/KB,分别计算三种存储系统每千字节的平均成本。(3) 对三种存储系统的设计作一个比较，并分别按平均成本和等效存取时间指出它们性能的排列次序。(4) 根据等效存取吋间和平均成本的乘积，选择最优的设计。解答(1) t = ht1 + (1 - h)t2,当 cache 为 64k 时，t = *20ns + *20

16、0ns = 74ns:当 cache=128k 时，t=38ns：当 cache=256k 时，t=(2) 按照公式：XaS* X + c Ns Ncache=64k, c=美元/k 字节： cache=128k, c=美元/k 字节:cache=256k, c=美元/k 字节(3) 按等效访问时间由小到大排序，容董分别为：256k. 128k, 64k按每字节平均价格由小到大排序，分别为：64k, 128k, 256kXJZ4ns.美元/k字节：ns.美元/k字节：ns.美元/k字节;选256k的cache最优习题有16个存储器模块，每个模块的容量为4M字节，字长为32位。现在要用这16 个

17、存储器模块构成一个主存储器，有如下几种组织方式： 方式1: 16个存储器模块釆用高位交叉方式构成存储器。方式2： 16个存储器模块构成并行访问存储器。方式3: 16个存储器模块采用低位交叉方式构成存储器。方式4： 2路商位交义8路低位交叉构成存储器。方式5: 4路鬲位交叉4路低位交义构成存储器。方式6: 4路并行访问4路低位交叉构成存储器。(1)写出种存储器的地址格式。(2)比较各种存储器的优缺点。(3) 不考虑访问冲突，计算各种存储器的频带宽度。(4) 画出各种存储器的逻辑示意图。解答(1)主存地址格式：区号E区内纽号G组内块号B块内地址W1114(2) Cache地址格式:组号纽内块号块内

18、地址114(3)主存与Cache中各个块的映象对应关系:区。 Ki(4) Cache的块地址流情况:B6 B2 B4 B1B4 B6 B3 BO B4B5 B7 B302 C3 CO C1 CO C2 C3 C1 CO C1 C2 C3 FIFO中Cache的块命中率：3/12=25%(6) LFU中Cache的块命中率：4/12=%(7) 改为全相联映象后：FIFO中块命中率： 4/12=%LFU中块命中率：3/12 = 25%(8) 这时Cache的命中率：1-8/(16X12)=%10习题 用一条5个功能段的浮点加法君流水线计算F=l。毎个功能役的延迟时问均和等，流水线的输出端与输入端之问有直接数据通路，而且设覽有足够的缓冲命存容。要求用尽可能短的时间完成 计算，画出流水线时空图，计昇流水线的实际呑吐準.加速比和效率。解答1234567891234567891234567891234567891234567899呑吐率：TP = N21加速比：S=9*5/21=15/7效率:5x 9 Ar 3E =5x21Ar 7习题一条有4个功能段的非线性流水线，每个功能段的延迟时间都相等，都为20ns, 它的预约