数字系统设计与PLD应用实验报告(20210326204249)

1、数字系统设计与PLD应用实验报告 sixvL x vLx 1 1 实验一、高速并行乘法器的设计 一、算法设计和结构选择 本高速并行乘法器采用一下算法：被乘数A的数值位左移，它和乘数B的各 个数值位所对应的部分进行累加运算。且用与门、4位加法器来实现，其电路结 构如下图一所示，图中Ps二AsBs,用以产生乘积的符号位。 BXA -4_f 图三高速并行乘法器仿真结果 % 792 Mowel 41 72m suit EM 01 ) (Ci JX2Yf3)xKIX(5T X: ) ) CM乂XX(t 1 1 (o) XR0 _Mypi riiX ii X (24: J 1厂 11L_ 15075m |

2、PoMef 实验二、十字路口交通管理器的设计 一、交通管理器的功能 该管理器控制甲、乙两道的红、黄、绿三色灯，指挥车辆和行人安全通行。 交通管理器示意图如下图四所示。图中Rl、Yl、G1是甲道红、黄、绿灯；R2、 Y2、G2是乙道红、黄、绿灯。 图四十字路口交通管理器示意图 该交通管理器由控制器和受其控制的三个定时器及六个交通管理灯组成。图 四中三个定时器分别确定甲道和乙道通行时间t3. tl,以及公共的停车（黄灯 燃亮）时间t2o这三个定时器采用以秒信号为时钟的计数器来实现，Cl、C2、 C3为1时，相应的定时器计数，Wl、W2、W3为定时计数器的指示信号，计数器 在计数过程中，相应的指示信

3、号为0,计数结束时为1. 二、系统算法设计 十字路口交通管理器是一个控制类型的数字系统，其数据处理单元较简单。 其工作流程图如下图五。 SO OO W4 = JL 27 Y 图五交通管理器工作流程图 三、设计输入 本设计采用分层次描述方式，且用图形输入和文本输入混合方式建立描述文 件。下图六即为其图形输入文件。它用框图方式表明系统的组成：控制器和三个 各为模26、模5和模30的定时计数器，并给出它们之间的互连关系。 三 r * 图六交通管理器顶层图形输入文件 在顶层图形输入文件中的各模块，其功能用第二层次YHDL源文件描述如下: 控制器Control源文件 LIBRARY IEEE； USE

4、trafficcontrol IS PORT( elk ：IN STD_LOGIC; cl,c2,c3 ：OUT STD LOGIC； wl,w2,w3： IN STD LOGIC； rl,r2：OUT STD LOGIC; yl,y2：OUT STD LOGIC; gl,g2：OUT STD LOGIC； reset：IN STD_LOGIC)； END trafficcontrol； ARCHITECTURE a OF traffic_control IS TYPE STATE_SPACE IS (SO,SI,S2,S3)； SIGNAL state：STATE_SPACE； BEGING

5、 PROCESS(reset,elk) BEGIN s IF reset二TTHEN state IF wl二lTHEN state IF w2二lTHEN state IF w3二lTHEN state IF w2二lTHEN state=S0； END IF； END CASE； END IF； END PROCESS； c1= T WHEN state=S0 ELSEO； c2 i WHEN state SI OR state=S3 ELSEO； c3 T WHEN state S2 ELSEO； rl T WHEN state SI OR state=S0 ELSEO； yK i WH

6、EN state S3 ELSEO； gl T WHEN state S2 ELSEO； r2 T WHEN state S2 OR state=S3 ELSEO； y2 i WHEN state SI ELSEO； g2 i WHEN state SO ELSEO； END a； 三个计数器的源文件 LIBRARY IEEE； USE count30 IS PORT( elk ：IN STD_LOGIC； enable ：IN STD_LOGIC; c ：OUT STD_LOGIC); I END count30； ARCHITECTURE a OF count30 IS BEGIN PRO

7、CESS(elk) VARIABLE ent：INTEGER RANGE 30 DOWNTO 0； BEGIN IF (elkEVENT AND elk二T)THEN IF enable二1AND cnt30 THEN cnt：=cnt+l； ELSE cnt：=0； END IF； END IF； IF cnt=30 THEN C=T; ELSE C=0； END IF； END PROCESS； END a； LIBRARY IEEE； USE count05 IS PORT( elk ：IN STD丄OGIC； enable ：IN STD丄OGIC； c ：OUT STD_LOGIC)

8、; END count05； ARCHITECTURE a OF count05 IS BEGIN PROCESS(elk) VARIABLE ent：INTEGER RANGE 5 DOWNTO 0； s BEGIN IF(clkEVENT AND elk二l)THEN IF enable=rr AND cnt at i 6u 2 4 3.2 b 0 ts 4 8 56is 1 1 1 1 1 1 5严吩9卜 10.4 QS12. W 1 I7.$3ns T.525is dk 工mmimm皿m帧门皿te X 1 AO 1 1 _ _ _r A * Al L 1 rl Al 1 L A AO

9、i ii 11 1 nr -4 rent AO fr yi AO n n n AO nn n n u 图七十字路口交通管理器仿真结果 实验三、九九乘法器系统的设计 一、系统功能和技术指标 本九九乘法表系统能够自动或手动进行两个1位十进制数的乘法，并自动显 示被乘数、乘数和结果，该系统示意图如图八所示。系统的功能和指标如下： （1）自动进行乘法器运算并显示。用户将控制开关ARH置逻辑1,则系统内 部自动产生被乘数A和乘数B,并按常规的九九乘法表方式，依照一定速率 自动进行A二0、9和B二09的乘法运算。 （2）手动进行乘法运算并显示。当控制开关ARH为逻辑0时，则乘法表系 统仅对外部输入被乘数A

10、A和乘数BB的特定数据进行乘法运算并输出。在手动工 作状态时，分别采用两组4位开关产生被乘数和乘数的BCD码输入。 （3）乘法运算是以二进制数的乘法来进行的，而其结果要用变换器转换为2 位BCD码输岀，也应配有相应的显示译码器。 STARTARH 启动信号f自动或手动控制信号） 图八九九乘法表系统示意图 二、算法设计 乘法器M=A*B具有自动运算和手动运算两种方式，在自动运算时，A=A, B二B；在手动方式时，A-AA, B二BB,这由控制开关ARH的状态来决定。 现设定信号EE为九九乘法表完成一次自动工作，从0*0二0到9*9-81全过程 的结束信号；TT是某定时器的结束信号，该定时器确定手

11、动运算的显示时间。 则本系统的算法流程图如下图九所示O 图九九九乘法表系统算法流程图 三、设计输入 本系统完全采用VHDL源文件输入方式层次化设计。所有源文件如下: 程序包PLUS_LIB： LIBRARY IEEE； USE PLUS_LIB IS COMPONENT PLUSCONTROL PORT(CLK ：IN STD LOGIC； START,ARH,TT,EE：IN STD LOGIC； DONE,CRT,S,ENT：OUT STD丄OGIC)； END COMPONENT； COMPONENT COUNTS PORT(CLK：IN STD LOGIC； CRT,ENT：IN ST

12、D LOGIC； TT：OUT STD_LOGIC); END COMPONENT； COMPONENT CNT1 PORT(CLK：IN STD LOGIC; CRT：IN STD丄OGIC； OC：OUT STD_LOGIC； QA：OUT INTEGER RANGE 9 TO 0)； END COMPONENT； COMPONENT CNT2 PORT(CLK：IN STD LOGIC； CRT：IN STD_LOGIC； EN2：IN STD_LOGIC； EE：OUT STD_LOGIC； QB：OUT INTEGER RANGE 9 TO 0)； END COMPONENT； CO

13、MPONENT MUX1 PORT(BB,QB：IN INTEGER RANGE 9 DOWNTO 0； S：IN STD_LOGIC； B：()UT INTEGER RANGE 9 DOWNTO 0)； END COMPONENT； COMPONENT MUX2 PORT(AA,QA：IN INTEGER RANGE 9 DOWNTO 0； S：IN STD_LOGIC; A：OUT INTEGER RANGE 9 DOWNTO 0)； END COMPONENT； COMPONENT PLUS PORT(A：IN INTEGER RANGE 9 DOWNTO 0； B：IN INTEGER

14、 RANGE 9 DOWNTO 0； M：OUT INTEGER RANGE 81 DOWNTO 0)； END COMPONENT； COMPONENT TRANS PORT(M：IN INTEGER RANGE 81 TO 0； BD2,BD1：OUT INTEGER RANGE 9 TO 0)； EXD COMPONENT； COMPONENT DISPLAY PORT(DB1：IN INTEGER RANGE 9 DOWNTO 0； XA1：OUT STD丄0GIC_VECT0R(6 DOWNTO 0)； END COMPONENT； END PLUS_LIB； 系统顶层设计： LIB

15、RARY IEEE； USE PLUSTOP IS PORT(CLK：IN STD丄OGIC； START,ARH：IN STD LOGIC； BB,AA：IN INTEGER RANGE 9 DOWNTO 0； XA1,XA2:OUT STD L0GIC_VECT0R(6 DOWNTO 0)； XA3.XA4： OUT STD_L0GIC_VECT0R(6 DOWNTO 0)； END PLUSTOP； ARCHITECTURE ONE OF PLUSTOP IS SIGNAL TT.EE,ENT,CRT,DONE,OC,S：STD_LOGIC; SIGNAL QA,QB,B,A：INTEG

16、ER RANGE 9 DOWNTO 0； SIGNAL M：INTEGER RANGE 81 DOWNTO 0； SIGNAL BD1.BD2：INTEGER RANGE 9 DOWNTO 0； BEGIN CONTROL：PLUSCONTROL IF START-1THEN STATE IF ARH=1THEN STATE=S3； I ELSE STATE IF TT=1THEN STATE=SO； ELSE STATE IF EE二TTHEN STATE=S1； END IF； END CASE； END IF； END PROCESS； DONE=*r WHEN STATE SO ELS

17、EO CRT=O WHEN STATE so ELSEi S=1 WHEN STATE S3 ELSEO ENT=i WHEN STATE S2 ELSEO END ONE； 模八计数器： LIBRARY IEEE； USE ENTITY COUNT8 IS PORT(CLK : IN STD_LOGIC； CRT,ENT：IN STDLOGIC； TT：OUT STD_LOGIC)； END COUNT8； ARCHITECTURE ONE OF COUNT8 IS BEGIN k PROCESS(CLK) VARIABLE COUNT：INTEGER RANGE 0 TO 7； BEGIN

18、 IF CLKr EVENT AND CLK二T THEN IF CRT=l AND ENT=*r THEN IF COUNT=7 THEN COUNT：=O； TT=1； ( ELSE COUNT：=COUNT+1； TT=*0； END IF； END IF； END IF； END PROCESS； END ONE； 被乘数发生器： LIBRARY IEEE； USE ENTITY CNT1 IS PORT(CLK : IN STD_LOGIC； CRT：IN STD_LOGIC; OC：OUT STD_LOGIC； ) QA：OUT INTEGER RANGE 0 TO 9)； END

19、 CNT1； ARCHITECTURE ONE OF CNT1 IS BEGIN PROCESS(CLK) VARIABLE COUNT：INTEGER RANGE 0 TO 9； BEGIN IF CLK*EVENT AND CLK二T THEN IF CRT=l THEN IF COUNT=9 THEN COUNT ：=O； OC=O； ELSIF COUNT=8 THEN COUNT：=COUNT+1； oc=*r； ELSE COUNT：=COUNT+1； OC=O； END IF； END IF； END IF； QA=COUNT； END PROCESS； END ONE； 乘数发

20、生器： LIBRARY IEEE； USE ENTITY CNT2 IS PORT(CLK ：IN STD LOGIC； CRT ：IN STD_LOGIC; EN2 :IN STD_LOGIC; EE ：OUT STD_LOGIC； QB :OUT INTEGER RANGE 0 TO 9)； END CNT2； ARCHITECTURE ONE OF CNT2 IS BEGIN PROCESS(CLK) VARIABLE COUNT：INTEGER RANGE 0 TO 9； BEGIN IF CLKr EVENT AND CLK=T THEN IF CRT=l THEN IF EN2=T

21、 THEN IF C0UNT=9 THEN COUNT：=O； EE=1； ELSE COUNT：=COUNT+1； END IF； ELSE EE=O； END IF； END IF； END IF； QB=COUNT； EXD PROCESS； END ONE； 乘数选择器： LIBRARY IEEE； USE ENTITY MUX1 IS PORT(BB,QB：IN INTEGER RANGE 0 TO 9； S：IN STD LOGIC; B：OUT INTEGER RANGE 0 TO 9 )； END MUX1； ARCHITECTURE ONE OF MUX1 IS BEGIN

22、B聊嬰 LIBRARY IEEE“ USE ENTITY PLUS IS PORT(IN INTEGER RANGE 0 TO 9； BIN INTEGER RANGE 0 TO 9“ MbUT INTEGER RANGE 0 TO 81)； END PLUS“ ARCHITECTURE ONE OF PLUS IS BEGIN M上来B； END ONE； LIBRARY IEEE“ USE ENTITY TRANS IS PORT(M 二 N INTEGER RANGE 0 TO 8r BD2-BD1OUT INTEGER RANGE 0 TO 9)； END TRANS； ARCHITE

23、CTURE ONE OF TRANS IS BEGIN PROCESS(M) BEGIN IF MU9 THEN BD20; BD1世 E1SIF M=19 THEN BD2=1； BD1=M-1O； E1SIF M=29 THEN BD2=2; BD1=M-2O; E1SIF M=39 THEN BD2=3； BD1=M-3O； E1SIF M=49 THEN BD2=4； BD1=M-4O； E1SIF M=59 THEN BD2=5； BD1=M-5O； E1SIF M=69 THEN BD2=6； BD1=M-6O： E1SIF M=79 THEN BD2=7； BD1=M-7O； EISE BD2=8； BD1=M-8O； END IF； END PROCESS； END ONE； 显示译码器： LIBRARY IEEE； USE ENTITY DISPLAY IS PORT(BD1：IN INTEGER RANGE 9 TO 0； XA1：OUT STD_L0GIC_VECT0R(6 DOWNTO 0)； END DISPLAY； ARCHITECTURE ONE OF DISPLAY IS BEGIN WITH(BDl) SELECT XAl=f000000l,r WHEN 0, M10