VHDL复习资料

1、-考试-学资学习网-押题- 一 填空（每空 1 分，共 20 分） EDA 工具软件。 公司自己开发的 1MAX+plusII 是 ALTERA 基本结构 、实体 、程序包 VHDL 设计实体的 由 库 、 2 等部分构成。配置 结构体 、 。 1164 在 VHDL 中最常用的库标准库IEEE ，最常用的包集合是 out）的端口声明语句中，端口方向包括 输入（in） 、 输出（在 VHDL 、输入|输出（inout缓冲 、 ） 。和 、 过程 中，是在5.VHDL 的顺序语句只能出现 进程 、 函数 上而下，一条一条地执行。按程序书写顺序自 它的内部是由并行语句构成的6.VHDL 的 块 语

2、句是并行语句结构, 函数、 ）是一种局部量，只能在 进程 7.VHDL 的变量（VARIABLE 过程和 中声明和使用。 、波形 、等不同的编辑方 8.MAX+plusII 支持文本符号编辑、 原理图 式。 9.MAX+plusII 工具软件有功能 、等功能。时序 、仿真 波形仿真 和 10.MAXPLUS的波形编辑文件分波形输入 。C F和，它们的文件扩展名分别是 W D F S ，它是设计实体对外的通11.VHDL 的实体声明部分指定了设计单元的 输入输出端口 信界面，是外界可以看到的部分。 现场可编程 FPGA 的含义分别是 复杂可编程逻辑器件， 12.CPLD和 。门阵列 中在13.

3、VHDL ,含 否则是非敏感量的括号不能再加 ,ProcessWAIT 语句的进程 法的. 顺序语句组成的，但其本身却是并发语句进程）语句Process的14.VHDL （是由 结构。 15两种类型。 的子程序.VHDL 有 函数和过程 , 16.在VHDL中标准逻辑位1和0 数据有 种逻辑值。 。时序仿真 和功能仿真 分的 PLUS17.MAX仿真 页 12 共 页 1 第 18.VHDL 的变量（VARIABLE）是一个 功能变量 ，只能在进程、函数和过程中声明和使 用。 。和 文件 、 变量 、信号 19.VHDL 的数据对象包括 常数 VHDL结构体 是设计实体的基本组成部分，它们可以

4、构成最基本的 和20. 实体 程序。 括起来的数字、字母和符号。的下划线 语言的字符20.VHDL 是以 字母 分） 二简答题（每题 6分，共 30 语句描述时钟的下降沿和上升沿。1.如何用 VHDL 时钟上升沿 if clkevent andclk=“1”then clkeventand clk =“0” then下降沿 if 有何区别。与STD-LOGIC BIT中的2. 在 VHDL IEEE 标准中，预定义的标准是逻辑位数据 时该端口的信号取值只能是二进制数“0”和“1” 只有当端口说明为BIT ）有什么的区别。SIGNAL）与变量（VARIABLEVHDL3 的信号（ Signal

5、可以在实体构造体等高层次环境中说明，对整个设计实体全局有效 Variable 在进程子函数等低层次环境中说明，只在说明的区域中局部有效 叙述一个四位加法器及仿真的全过程。4 现有两个半加器，一个两输入或门，试画出一个全加器5. 6.在一个构造体内，其执行语句的顺序有什么特点？ ，它们的执行过程如）PROCESS 语句中的敏感量的区别是什么（顺序BLOCK7.卫式 语句中的条件和 何？ process 并行执行进程语句 Block块头主要用于信号的映射及参数的定义、 为层次式电路，各层次的功能模块在存盘时要注意什么问题？8 （在同一路径的文件夹内） PLUS中一般连线与总线有什么区别，在使用总线

6、时必须注意什么问题？ 9在MAX 。 10、现有一个两输入异或门，一个两输入与门，试画出半加器 页 12 共 页 2 第 S=AB 11硬件描述语言描述硬件电路的基本构成是什么？ 数字系统的结构，行为和功能； 硬件描述语言设计数字； 电路逻辑电路的过程和方法 BUFFER 和 INOUTLINRAGE、 的含义？12解释端口方向说明，IN 、 OUT 、 In：输入型，信号从该端口进入实体； out：输出型，信号从实体内部经该端口输出 Inout：输入输出型，信号既可以从该端口输入也可以输出 Buffer：缓冲型，与 out 类似但在结构内部可作反馈 Linrage：无指定方向，与任何方向的信

7、号连接 13数据类型 BIT 与 STD-LOGIC ，BIT_ VECTOR 与 STD_LOGIC_VECTOR 其共同点与不同点是什 么? Std-logic-vector：标准逻辑适量 Std-logic：标准逻辑位量 Bit：为数据类型取值只能是：“0”和“1” Bit-vector：位矢量，数据类型 三分析题 （共 50 分） 1读懂下列程序，指出其完成什么功能？（20 分） （1） library ieee; use ieee.std_logic_1164.all; is aaaentity port ( a,b,c,d: in std_logic; y:out std_logi

8、c) ; end aaa; architecture aaa1 of aaa is begin p1:process (a,b,c,d) variable tmp:std_logic_vector (3 downto 0 ); 页 12 共 页 3 第 begin tmp:=a&b&c&d; is tmpcase when 0000= y yy y y y y y y y y y yy= x; end case ; end process p1; end aaa1; 与非门 library ieee; （2） use ieee.ste_logic_1164.all; entity abc is

9、 port ( clk: in std_logic; r: in std_logic; d: in std_logic_vector ( 3 downto 0); ( 3 downto 0 ); q:out std_logic_vector end abc; architecture rtl of abc is 页 12 共 页 4 第,y: 0);3 downto q_temp :std_logic_vector ( signal begin r)( clk,process begin then) if ( r=1 ;q_temp=0000 then )event and clk=1else

10、if ( clk =d;q_temp end if; q= q_temp; end process; rtl;end 寄存器 （ 1）ENTITYISabc PORT (do,d1 BIT; IN BIT); q: OUT ;END abc OFabcconnect ARCHITECTUREIS BEGIN Cale: BLOCK BEGIN yTmp1= d0;AND ; Tmp2=d1 AND(NOT y ) ;Tmp3=tmp1 OR tmp2 ; q=tmp3 ;caleBLOCKEND ; ENDconnect 二选一电路 IEEE;(2)LIBRARY 页 12 共 页 5 第 U

11、SE IEEE.STD_LOGIC_1164.ALL; ENTITY parity_check IS PORT ( a: IN STD_LOGIC_VECTOR (7 DOWNTO 0); y: OUT STD_LOGIC); END parity_check; ARCHITECTURE rtl OF parity_check IS BEGIN PROCESS( a) VARIABLE tmp:STD_LOGIC; BEGIN tmp:= FOR i IN 0TO 7 LOOP tmp:=tmp XOR a(i); END LOOP; y=tmp; END PROCESS; END rtl 奇

12、偶效应 1）（ ENTITY abc IS PORT (do,d1: IN BIT; x: IN BIT ; Q: OUT BIT); END abc ; OF abcdataflow ISARCHITECTURE BEGIN );ANDxd1)OR(d0x(NOTAND Q= 二选一的数据选择器 ENDdataflow; ）（2 页 12 共 页 6 第 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; IS ENTITY AAA PORT (Clock:IN STD_LOGIC; CLKOUT:OUT STD_LOGIC); END ; Behavior

13、 OF AAAARCHITECTURE IS Clk:STD_LOGIC;SIGNAL BEGIN PROCESS(Clock) BEGIN THENIF rising_edge(Clock) Clk;CLK=NOT IF;END PROCESS;END Clkout=Clk;END;边沿触发器 2下列程序是一个二选一电路，有四处错误，试指出并改正。（10 分） ISmux ENTITY ; IN BIT( d0,d1,sel : PROT ) ; q: OUT BIT END mux ; ISmux connect OF ARCHITECTURE BEGIN (d0,d1 SEL) Cale

14、 : PROCESS tmp1,tmp2,tmp3: BIT VARIABLE; BEGIN Temp1: =d0 AND sel ; 页 12 共 页 7 第 Temp2: = d1 AND (NOT sel ) ; Temp3:=tmp1 OR tmp2 ; Q : = tmp3 ; END PROCESS ; END connect ; ISmux ）ENTITY （3 PROT ( d0,d1,sel : IN BIT ; q: OUT BIT) ; END mux ; IS OF muxARCHITECTURE connect BEGIN (d0 ,d1,sel ) : PROCES

15、S Cale tmp1,tmp2,tmp3: BIT VARIABLE; BEGIN Temp1: =d0 AND sel ; Temp2: = d1 AND (NOT sel ) ; Temp3:=tmp1 OR tmp2 ; Q ：yyyyyyyy=0; END CASE ; PROCESSt2;END nor2_2;END 分) 下列程序是四选一电路，在空格中填上适当的语句。(10 2 . ;LIBRARY IEEE IEEE.STD_LOGIC_1164.ALL;USE ; IEEE.STD_LOGIC_UNSIGNED.ALL USE IS mux4 ENTITY ;STD-LOGI

16、C i0,i1,i2,i3,a,b : IN PORT( );OUTQ: STD_LOGIC ;END mux4 IS behav OF mux4ARCHITECTURE ;SIGNAL sel: INTEGER BEGIN SELECTWITH S WHEN 0,i0 = AFTER 10 nsq 1,WHEN i1 AFTER10 ns 2,ns AFTER 10 WHENi2 3, 10 ns WHEN i3AFTER 10 ns WHENOTHERS;1AFTER AND b=0 ELSE sel=0WHEN a=0 ELSEb=0 a=11 WHEN AND ELSE WHEN a=

17、0 ANDb=1 2 b=1 ELSEANDWHEN3 a=1 ; 4WHEN OTHERS behav;END 页 12 共 页 10 第 3. 下列程序有四处错误，试指出并改正。(10 分) ISmux ENTITY PROT ( d0,d1,sel : IN BIT ; q: OUT BIT) ; END mux ; IS OF muxARCHITECTURE connect BEGIN (d0, d1, PROCESSsel ) Cale : tmp1,tmp2,tmp3: BIT VARIABLE; BEGIN Temp1: =d0 AND sel ; Temp2: = d1 AND (NOT sel ) ; Temp3:=tmp1 OR tmp2 ; Q ：= tmp3 ; END PROCESS ; END connect ; 4分析下列程序，指出其功能并说明其工作过程。（10 分） library ieee; use ieee.std_logic_1164.all; entity xyz is port(a,clk1:in std_logic; b:out std_logic); end xyz; architecture xyz1 of xyz is signal tmp1:std_logic; begin process(clk1,a) variable