EDA技术期末复习

1、EDA技术期末复习可编程逻辑器件（FPGA/CPLD）、软件（QuartusII）、实验开发系统、VHDL语言1、 名词解释：（1） 什么是EDA技术？有什么特点？EDA技术有狭义和广义之分，狭义EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，

2、或称为IES/ASIC自动设计技术(2) PLD、CPLD、FPGA、ASIC PLD ：可编程逻辑器件(Programable Logic Device)是允许用户编程(配置)实现所需逻辑功能的电路, 它与分立元件相比,具有速度快、容量大、功耗小和可靠性高等优点。FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、PLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点CPLD是Complex Program

3、mable Logic Device（复杂可编程逻辑器件）的缩写，代表的是一种可编程逻辑器件，它可以在制造完成后由用户根据自己的需要定义其逻辑功能。CPLD 的特点是有一个规则的构件结构，该结构由宽输入逻辑单元组成，这种逻辑单元也叫宏单元，并且 CPLD 使用的是一个集中式逻辑互连方案。ASIC（Application Specific Intergrated Circuits）即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路(3)编译、综合、适配、编程/下载、功能仿真和时序仿真逻辑综合：将电路的高级语言描述（如HDL原理图或状态图的描述）转换成低级的，可与FPGA

4、/CPLD或构成ASIC的门阵列基本结构相映射的网标文件。逻辑适配：将由综合器产生的网标文件针对某一具体的目标器进行逻辑映射操作，其中包括底层器件配置，逻辑分割，逻辑优化，布线与操作等，配置与指定的目标器件中，产生最终的下载文件，如JEDEC格式的文件。功能仿真：将综合后的VHDL网标文件再送到VHDL仿真器中所进行的仿真。时序仿真：将布线器/适配器所产生的VHDL网标文件送到VHDL仿真器中所进行的仿真。2、 什么是VHDL语言？VHDL语言的设计采用什么方法？传统数字系统设计采用什么方法？（从上到下和从下到上）VHDL：作为IEEE的工业标准硬件描述语言，在电子工程领域已成为事实上的通用硬

5、件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。VHDL语言的设计采用自顶向下。传统数字系统采用自底向上的方法。3、 VHDL语言程序的基本结构：实体描述（ENTITY）、结构体（ARCHITECTURE）、配置、包集合和库五个部分组成。实体描述：用于描述所设计的系统的外部接口信号；（端口的定义）P121结构体：用于描述系统内部的结构和行为；定义了设计单元具体功能。结构体对其基本设计单元的输入输出关系可以用三种方式进行描述：行为描述、寄存器传输描述和结构描述。P123配置可以把特定的结构体指定给一个确定的实体，主要为顶层设计实体指定结构体。P124包集合由程序包首和程序包体组

6、成。组成部分可以是USE语句、子程序定义、子程序体、数据类型说明子类型说明和常类说明VHDL程序设计常用的库有四种：IEEE库、STD库、WORK库、VITAL库P1204、 标识符的命名规则标识符用来定义常数、变量、信号、端口、子程序或参数的名字。VHDL的基本标识符就是以英文字母开头，不连续使用下划线“_”,不以下划线“_”结尾的，由26个大小写字母、数字09以及下划线组成的字符串。标识符中的英语字母不分大小写5、 VHDL对象：常量、变量、信号，它们如何定义（格式）？各自有何不同？P128常量的定义和设置主要是为了使设计实体中的常数更容易阅读和修改。定义形式：CONSTANT常用量：数据

7、类型：=表达式；在VHDL中，变量是一个局部量，只能在进程和子程序中使用。定义形式：VARIABLE变量名：数据类型：=初始值信号是描述硬件系统的基本数据对象。定义形式：SIGNAL 信号名：数据类型：=初始值6、VHDL常用的数据类型有哪些？（1）标准数据类型整数类型（INTEGER）、实数类型（REAL）、位（BIT）、矢量类型（BIT_VECTOR）（2种取值0、1）、布尔类型（BOOLEAN）、自然数（NATURAL）和正整数类型（POSITIVE）、字符串类型（STRING）、时间（TIME）等。（2）IEEE预定义标准逻辑位和矢量（在IEEE库的程序包STD_LOGIC_1164中

8、）标准逻辑位（STD_LOGIC）（9种取值）、标准逻辑矢量（ STD_LOGIC_VECTOR）、其它预定义标准数据类型有无符号数据（UNSIGNED）、有符号数（SIGNED）等；6、 VHDL的操作符：逻辑操作符：AND、OR、NAND、NOR、XOR、NOT、XNOR等；关系运算符：=、/=、=、=；算术运算符：+、-、*、/等；并运算符：&；移位运算符：SLL、SRL；SLA、SRA、ROL、ROR；各操作符的优先顺序7、 VHDL语言的描述语句（1） 顺序语句（格式） 放在子程序和进程语句里WAIT语句变量赋值语句：“：=” ；信号代入语句：“=” ；IF语句CASE语句；LOOP

9、语句；NEXT语句；EXIT语句；RETURN语句；NULL语句；过程调用语句；REPORT语句；断言语句；（2） 并行语句（执行时与语句的顺序无关）与顺序语句怎么组合在一起进程语句（PROCESS）；并行信号赋值语句；（ssssssssssszzzzz=”x”;End case;End process;End art; （4）设计四位奇偶校验器Library ieee;Use ieee.std-logic-1164.all;Entity jiaoyan 4 isPort(a:in std-logic-vector(3downto0);Y:out std-logic); End entity

10、jiaoyan 4;Architecture art of jiaoyan 4 isSignal tmp:std-logicBegin Tmp=0;For n in 0 to 6 loop Tmp=tmp x or a(n);End loop;Y=tmp;End art; （5）设计一个具有异步置0的8位移位寄存器（左移或右移）；Library ieee;Use ieee.std-logic-1164.all;Use ieee.std-logic-arith.all;Use ieee.std-logic-unsigned.all;Entity jicunqi 8 isPort(a:in std

11、-logic;Clk:in std-logic; Y:out std-logic-vector(3downto0);End entity jicunqi 8;Architecture art of jicunqi 8 is Signal q:std-logic-vector-(3downto0);Process(clk) isBeginIf clkevent and clk=1then Q(0)=a;For I in 1 to 7 loopQ(i)=q(i-1);End loop;End if;End process;Y=q;End art;（6）设计一个具有清零功能的12、24、60进制计数

12、器；60进制Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity cnt 60 isPort (clk,reset:in std-logic;Enhour: out std_logic;Daout :std_logic_vector(6downto0)）;End entity cnt 60;Architecture fun of cnt 60 isSignal count:std_logic_vector(6downto0);BeginDaout=count;Process(clk,res

13、et,sethour)Begin If (reset=0)then count=”;Elsif(clkevent and clk=1)thenIf(count(13downto0)=”1001”)thenIf(count16#60#)thenIf(count=”)thenEnhour=”1”;count=”;ElseCount=count+7; End if;ElseCount=”;End if;Elsif(count16#60#)thenCount=count+1;Enhour=0after100ns;ElseCount=”;End if;End if;End process;End fun

14、;（7）设计一个由5MHz的时钟源经过分频得到1HZ的信号；（8）设计一简单的具有计数功能的数字显示系统工程；实现24进计数器Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity cnt 24 is Port(clk,reset :in std_logic;Enhour:out std_logic;Daout:out std_logic_vector(6downto0)；End entity cnt 24;Architecture fun of cnt 24 is Signal count:std_logic_vector(6 downto 0);Begin Daout=count;Process(clk,reset,sethour) Begin If(reset=0)then Count=”; Elsif(clkevent and clk=1)then If(count(3 downto 0)=”1001”)then If(count16#24#)then If(count=”)then Enhour=1;count=“”； Else Count=count+7;End if; Else Count=“；End if; Elsif(coun