第五章中央处理器56CPU实例.ppt

传统CPU流水CPURISCCPU多媒体CPU,5.6CPU实例,5.6.1并行处理技术并行性的两种含义：同时性指两个以上事件在同一时刻发生；并发性指两个以上事件在同一时间间隔内发生。计算机的并行处理技术概括起来主要有以下三种形式：1.时间并行时间并行指时间重叠，在并行性概念中引入时间因素，让多个处理过程在时间上相互错开，轮流重叠地使用同一套硬件设备的各个部分，以加快硬件周转而赢得速度。时间并行性概念的实现方式就是采用流水处理部件。这是一种非常经济而实用的并行技术，能保证计算机系统具有较高的性能价格比。目前的高性能微型机几乎无一例外地使用了流水技术。,5.6CPU实例,2.空间并行空间并行指资源重复，在并行性概念中引入空间因素，以“数量取胜”为原则来大幅度提高计算机的处理速度。大规模和超大规模集成电路的迅速发展为空间并行技术带来了巨大生机，因而成为目前实现并行处理的一个主要途径。空间并行技术主要体现在多处理器系统和多计算机系统。但是在单处理器系统中也得到了广泛应用。3.时间并行+空间并行指时间重叠和资源重复的综合应用，既采用时间并行性又采用空间并行性。显然，第三种并行技术带来的高速效益是最好的。,5.6.1并行处理技术,5.6.2流水计算机的系统组成1、现代流水计算机的系统组成原理如下图所示。其中CPU按流水线方式组织，通常由三部分组成：指令部件、指令队列、执行部件。这三个功能部件可以组成一个3级流水线。,为了使存储器的存取时间能与流水线的其他各过程段的速度相匹配，一般都采用多体交叉存器。执行段的速度匹配问题：通常采用并行的运算部件以及部件流水线的工作方式来解决。方法包括：(1)将执行部件分为定点执行部件和浮点执行部件两个可并行执行的部分，分别处理定点运算指令和浮点运算指令；(2)在浮点执行部件中，又有浮点加法部件和浮点乘/除部件，它们也可以同时执行不同的指令；(3)浮点运算部件都以流水线方式工作。,5.6CPU实例,5.6.2流水计算机的系统组成,2.流水CPU的时空图计算机的流水处理过程非常类似于工厂中的流水装配线。为了实现流水，首先把输入的任务(或过程)分割为一系列子任务，并使各子任务能在流水线的各个阶段并发地执行。当任务连续不断地输入流水线时，在流水线的输出端便连续不断地吐出执行结果，从而实现了子任务级的并行性。下面通过时空图来证明这明这个结论。,5.6CPU实例,5.6.2流水计算机的系统组成,5.6CPU实例,图(a)表示流水CPU中一个指令周期的任务分解。,5.6.2流水计算机的系统组成,5.6CPU实例,图(b)表示非流水计算机的时空图。8个单位时间中能执行2条指令。,5.6.2流水计算机的系统组成,5.6CPU实例,图(c)表示流水计算机的时空图。8个单位时间中能执行5条指令。,5.6.2流水计算机的系统组成,5.6.2流水计算机的系统组成,图(d)表示超标量流水计算机的时空图。当流水线满载时，每一个时钟周期可以执行2条指令。(如Pentium机),具有2条以上的指令流水线,5.6CPU实例,3.流水线分类指令流水线指指令步骤的并行。将指令流的处理过程划分为取指令、译码、执行、写回等几个并行处理的过程段。目前，几乎所有的高性能计算机都采用了指令流水线。算术流水线指运算操作步骤的并行。如流水加法器、流水乘法器、流水除法等。现代计算机中已广泛采用了流水的算术运算器。处理机流水线又称为宏流水线，是指程序步骤的并行。由一串级联的处理机构成流水线的各个过程段，每台处理机负责某一特定的任务。数据流从第一台处理机输入，经处理后被送入与第二台处理机相联的缓冲存储器中。第二台处理机从该存储器中取出数据进行处理，然后传送给第三台处理机，如此串联下去。随着高档微处理器芯片的出现，构造处理机流水线将变得容易了。处理机流水线应用在多机系统中。,5.6.2流水计算机的系统组成,4.流水线中的主要问题,流水过程中通常会出现以下三种相关冲突，使流水线断流。,资源相关是指多条指令进入流水线后在同一机器时钟周期内争用同一个功能部件所发生的冲突。假定一条指令流水线由五段组成。由下表可以看出，在时钟4时，I1与I4两条指令发生争用存储器资源的相关冲突。,5.6.2流水计算机的系统组成,5.6CPU实例,4.流水线中的主要问题,两条指令同时访问内存发生资源相关冲突,解决资源相关冲突的办法：一是第I4条指令停顿一拍后再启动；二是增设一个存储器，将指令和数据分别放在两个存储器中。,5.6.2流水计算机的系统组成,4.流水线中的主要问题,数据相关：在一个程序中，如果必须等前一条指令执行完毕后，才能执行后一条指令，那么这两条指令就是数据相关的。流水线中有三类数据相关冲突：写后读相关；读后写相关；写后写相关。,在流水计算机中，指令的处理是重叠进行的，前一条指令还没有结束，第二、三条指令就陆续地开始工作。由于多条指令的重叠处理，当后继指令所需的操作数，刚好是前一指令的运算结果时，便发生数据相关冲突。如下表所示，ADD指令与SUB指令发生了数据相关冲突。两条指令发生数据相关冲突,5.6.2流水计算机的系统组成,5.6CPU实例,4.流水线中的主要问题,在流水计算机中，指令的处理是重叠进行的，前一条指令还没有结束，第二、三条指令就陆续地开始工作。由于多条指令的重叠处理，当后继指令所需的操作数，刚好是前一指令的运算结果时，便发生数据相关冲突。如下表所示，ADD指令与SUB指令发生了数据相关冲突。两条指令发生数据相关冲突,5.6.2流水计算机的系统组成,5.6.3PentiumCPU,1.Pentium的技术性能pentium是Intel公司生产的超标量流水处理器，早期使用5V工作电压，后期使用3.3V工作电压。CPU的主频是片外主总线时钟频率(60MHz或66MHz)的倍频，有120，166，200MHz等多种。CPU内部的主要寄存器宽度为32位，故认为它是一个32位微处理器。但它通向存储器的外部数总线宽度为64位，每次总线操作可以同时传输8个字节。以主总线(存储器总线)时钟频率66MHz计算，64位数据总线可使CPU与主存的数据交换速率达到528MB/s。CPU支持多种类型的总线周期，其中一种称猝发模式，在此模式下，可在一个总线周期内读出或与入256位(32字节)的数据。,5.6CPU实例,5.6CPU实例,5.6.3PentiumCPU,CPU外部地址总线宽度是36位，但一般使用32位宽，故物理地址空间为4096MB(4GB)。虚拟地址空间为64TB，分页模式除支持4KB页面外(与486相同)，还支持2MB和4MB页面。其中2MB页面的分页模式必须使用36位地址总线。CPU内部分别设置指令cache和数据cache，外部还可接L2cache。CPU采用U，V两条指令流水线，能在一个时钟周期内发射两条简单的整数指令，也可发射一条浮点指令。操作控制器采用硬布线控制和微程序控制相结合的方式。pentium具有非固定长度的指令格式，9种寻址方式，191条指令，但是在每个时钟周期又能执行两条指令。因此它具有CISC和RlSC两者的特性，不过具有的CISC特性更多一些，因此被看成为一个CISC结构的处理器。以CISC结构实现超标量流水线，并有BTB方式的转移预测能力，堪称为当代CISC机器的经典。,5.6.3PentiumCPU,(1)超标量流水线(2)指令cache和数据cache(3)浮点运算部件(4)动态转移预测技术,5.6CPU实例,5.6.3PentiumCPU,5.6.3PentiumCPU,RISC的三个要素是：(1)一个有限的简单的指令集；(2)CPU配备大量的通用寄存器；(3)强调对指令流水线的优化。,5.6CPU实例,5.6.4RISCCPU,5.6CPU实例,基于三要素的RISC机器的特征是：(1)使用等长指令，目前的典型长度是4个字节。(2)寻址方式少且简单，一般为23种，最多不超过4种，绝不出现存储器间接寻址方式。(3)只有取数指令、存数指令访问存储器。指令中最多出现RS型指令，绝不出现SS型指令。(4)指令集中的指令数目一般少于100种，指令格式一般少于4种。(5)指令功能简单，控制器多采用硬布线方式，以期更快的执行速度。(6)平均而言，所有指令的执行时间为一个处理时钟周期。(7)指令格式中用于指派整数寄存器的个数不少于32个，用于指派浮点数寄存器的个数不少于16个。(8)强调通用寄存器资源的优化使用。(9)支持指令流水并强调指令流水的优化使用。(10)RlSC技术的复杂性于它的编译程序，因此软件系统开发时间比CISC机器长。,5.6CPU实例,5.6.4RISCCPU,5.6CPU实例,5.6.5多媒体CPU,多媒体技术解决的主要问题有：图像与声音的压缩技术适应多媒体技术的软件技术计算机系统结构方面的技术第一，选择专用芯片和专插卡来扩充功能，如声卡、视频卡、网卡、内接或外接调制解调器。第二，进一步改善总线的结构和性能，如加宽系统总线，提高时钟速率。第三，将一些重要的多媒体技术融合到CPU芯片或设片全新的多媒体CPU芯片。,5.6CPU实例,5.6CPU实例,MMX是一种多媒体扩展结构技术，它极大提高了计算机在多媒体和通信应用方式的功能。MMX技术集成到新一代pentiumCPU时，主要体现在：采用4种新的数据类型使用8个64位宽的MMX寄存器增设57条新指令。,5.6.5多媒体CPU,英国ARM公司是全球领先的16/32位嵌入式RISC微处理器解决方案的供应商，向全球各大领先电子公司提供高性能、低成本和高效率的RISC处理器、外设和系统芯片技术授权。ARM还为开发完整系统提供综合技术支持。ARM的微处理器核技术广泛用于便携式通信产品、手持运算、多媒体和嵌入式解决方案等领域，已成为RISC标准。,5.6.5多媒体CPU,英文缩写为AdvancedRISCMachineARM是一种通用的32位RISC处理器32位是指处理器的外部地址和数据总线是32位的，相比16位的同频处理器性能更强大。RISC是一种指令集，也指采用该指令集的处理器，英文缩写：ReducedInstructionSetComputer,相比CISC代码效率更高。ARM是一种功耗很低的高性能处理器,5.6.5多媒体CPU,ARM本质上并不是一种芯片，而是一种芯片结构技术，不涉及到芯片生产工艺。授权生产ARM结构芯片的公司采用不同的半导体技术，面对不同的应用进行扩展和集成，标有不同系列号。ARM是一种可扩展，可移植、可集成的处理器。ARM内核有四个功能模块可供生产厂商根据不同用户的要求来配置生产。ARM7TDMI-S给用户预留出功能扩展接口。,5.6.5多媒体CPU,ARM7的特点：ARM7采用ARMV4T（Newman）结构，三级流水，平均功耗0.6mW/MHz，时钟速度66MHz，ARM内核的四个功能模块：T：Thumb，即32位模式下的16位指令集，可以在兼顾性能的同时减少代码尺寸。D：Debug，在内核中放置了用于调试的结构，接口形式为JTAG（JointTestActionGroup）。M：Multiplier，指8位乘法器。I：EmbeddedICELogic，指用于实现断点观测及变量观测的逻辑电路部分。,ARM9的特点：ARMV4T（Harvard）结构，五级流水，指令与数据分离的Cache，平均功耗0.7mW/MHz，时钟为120MHz-200MHzARM10的特点：采用ARMV5T结构，六级流水处理，时钟速度300MHz，性能约为ARM9的两倍。,5.6.5多媒体CPU,ARM的应用范围嵌入式控制汽车、电子设备、保安设备、大容量存储器、调制解调器、打印机。数字消费产品数码相机、数字式电视机、游戏机、GPS、机顶盒便携式产品手提式计算机、移动电话、PDA关于THUMB指令集ARM7TDMI可以使用两套指令集标准32位ARM指令集16位的THUMB指令集两套指令集可以交*编译和连接,5.6.5多媒体CPU,THUMB的特点THUMB是对32位寄存器操作的16位指令集与32位ARM指令集相比代码尺寸更小，更适合嵌入式应用。因为是对32位结构的CPU操作，所以比纯16位的指令集效率更高。与其它32位下的16位指令集相比，它还可以切换到32位ARM指令集并全速执行。,5.6.5多媒体CPU,HT技术是超线程技术，HT技术是在处理器实现2个逻辑处理器，是充分利用处理器资源，双核心处理器是集成2个物理核心，是实际意义上的双核心处理器。双核处理器(DualCoreProcessor)：双核处理器是指在一个处理器上集成两个运算核心，从而提高计算能力。“双核”的概念最早是由IBM、HP、Sun等支持RISC架构的高端服务器厂商提出的。,5.6.5多媒体CPU,双核与双芯(DualCorePKDualCPU)：AMD和Intel的双核技术在物理结构上也有很大不同之处。AMD将两个内核做在一个Die（晶元）上，通过直连架构连接起来，集成度更高。Intel则是将放在不同Die（晶元）上的两个内核封装在一起，因此有人将Intel的方案称为“双芯”，认为AMD的方案才是真正的“双核”。从用户端的角度来看，AMD的方案能够使双核CPU的管脚、功耗等指标跟单核CPU保持一致，从单核升级到双核，不需要更换电源、芯片组、散热系统和主板，只需要刷新BIOS软件即可，这对于主板厂商、计算机厂商和最终用户的投资保护是非常有利的。客户可以利用其现有的90纳米基础设施，通过BIOS更改移植到基于双核心的系统。,5.6.5多媒体CPU,讨论课论题(IssuesforSeminar),CP