实验4二进制加法器的设计与实现.docx

实验4二进制加法器的设计与实现一、设计人员相关信息1. 设计者姓名： 学号： 班级： 2. 设计日期:2011-11-183. 上机环境：Simulink二、实验目的通过本实验掌握半加法器和全加法器的设计与实现方法，能够使用半加法器或全加法器设计并实现多位二进制加法运算。三、实验内容1. 建立1位全加法器模块库；2. 利用1位全加法器实现4位全加法器。四、实验步骤在两个二进制数据进行算术运算时，无论进行的是加、减、乘、除中的任何运算，最后都将化成若干步相加运算进行，因此，加法器是算术运算中的基本单元。而半加器又是数字系统进行加、减、乘、除算术运算的重要电路。半加器的真值表如图4.1所示，其中，A为被加器，B为加数，S为半加器的本位和，C为半加器的进位位。表4.1 半加器真值表ABCD0000011010101101由表4.1所示半加器的真值表可得半加器的逻辑表达式：S=A+B（4-1）C=AB当要进行带进位的二进制运算时，就必须考虑其进位，因此就要用到全加器。所谓全加器就是带进位输入和带进位输出的加法器。全加器的真值表如表4.2所示。其中，A为被加数，B为加数，C为来自地位全加器的进位，S为该全加器的本位和，D为该全加器的进位位。表4.2 全加器真值表ABCSD00000001100101001101100101010111001111111. 建立1位全加器模块库利用全加器的逻辑表达式，利用“Logical Operator”模块建立全加器模块子系统，并将其封装为“Add”模块子系统。所建全加器模块的内部结构框图如图4.1所示。图 4.1全加器模块的内部结构框图2. 建立4位全加器新建模型文件“Ex4-2.mdl”，其逻辑电路图如图4.3所示。图4.2 4位二进制加法运算的逻辑电路图其中，“Constant”模块参数设置如表4.3所示（在这里，为方便检验起见，将两个4位二进制数据分别设置为“0111”和“0111”，低位进位为“0”，其加法运算结果应为“1110”）。在模型中，还用到了“Mux”模块，它位于Simulink节点下的“Signal Routing”（或者“Common Use Blocks”）模块库中，它主要是将最后结果集合后送到“Display”模块进行显示。在该例中，显示的数据有两个4位加数与和（包括高位进位，共5位），故“Mux”模块的“Number of inputs”参数值分别为“4”、“4”、“5”。“Display”模块位于Simulink节点下的“Sinks”模块库中，主要用于将信号值直接显示于模块窗口中。在该例中，各个全加器的连接使用的是串行进位方式，亦可进行实现并进行加法。表4.3 “Constant”模块参数设置模块名称Constant valueX01X11X21X30Y01Y11Y21Y30003. 执行仿真仿真结果如图4.3所示。X与Y为全加器输入的数据，Sum为全加器输出的计算结果图4.3 仿真结果五、心得体会通过这次实验，我掌握半加法器和