（电子科学与技术专业论文）高带宽低延时的ddr2内存控制器的研究与实现.pdf

国防科技大学研究生院学位论文 a b s t r a c t t h ea c c c s ss p e e do fl l l e m o r yh a sb e c o m e 缸i m p o r t a n tf a c t o ra f f e c t i n gt h e p e r f o r m a n c eo fp r o c e s s o r , a n dt h ep 耐o r m a n e eo ft h em a i nm e m o r yd e l 七n d s0 1 3 t h e m e m o r yc o n t r o l l e r 1 1 坞m a i ng o a lo fo u l w o r kf o c u s e so l ld d r 2s d r a mc o n t r o l l e r s w h i c h 伽m a t c ht h en e e do fx 之p r o c e s s o r $ b a n d w i d t ha n dl a t e n c y f u ll l s co ft h e m e c h a n i s mo fd d r 2s d r a mi nt h es y s t e mi sv e r yi m p o r t a n tt oe x e r t 缸di m p r o v et h e u t u i t yo fx ? 2p l o c e s s o l 9w h o s ed a t at r a n s f e r so i lb o t hp o s i t i v ea n dn e g a t i v ee d g e so f c l o e k t h i st h e s i sp r o p o san e we o n t r o u e rw h i c hc a nt l l u 血- l d a t aw i t hh i g h e r b a n d w i d t ha n dl o w e rl a t e n e yt od d r 2s d r a m t m st h e s i ss n l d i 韶t h ea r c h i t e c t u r eo fm e m o r ys y s t e mi nx - 2p r o c e s s o r s , m a d a n a l y z e st h ed e v e l o p m e n to f m e m o r yc o n t r o l l e ri nt h ec u r r e n ti n t e r n a t i o n a lm a r k e ta n d t h et e c h n i c a ls p e c i f i c a t i o no fd d r 2s 】m t a mc o n t r o l l e ri nd c t a i l $ on o wt h e i m p l e m e n t a t i o no ft h ef l e wd d r 2s d r a mc o n l r o l l e ri sf i n i s h e d i nt h i sm e m o r y c o n t r o l l e r , w h e ni tr e c e i v e 8i n i t i a li n s t m c t i o l 强f r o mc p l i , i tw i l lc o n f i g u r eo 】鞠衄 p a r a m e t e r sf o rd d r 2s d r a ma n di s s u e ss e q u e n c eo fi n i t i a li n s 劬l c d st ol l l e l n o t y t h e n , t h ee o l m o l l e rc 缸r e c e i v er e a do rw r i t ei n s t r u c t i o n sf i o mp r o c e s s o r a c c o r d i n gt o t h es t a t eo f t i l ea c c e s s e db a n k , i tg e n e r a t e ss d r a m 删0 1 3 s f i n a l l y , t h ec o n t r o l l e r w i l ls e n dai n s t u c t i o nt od d r 2s d r a ma n dal a t e ri n s l l u c t i o r lf o rac e r t a i nw h i l e s a t i s f i e dt i m ei n t e r v a l i f t h ep r e s e n ti n s l l l l c t i o ni sr e a d0 1 w r i t e , t h ec o n t r o l l e rn e c d st o t r a n s f e rd a t aa n dc o n t r o ld a t as t r o b es i g n a ls i m u l t a n e o u s l y 卫砖d e s i g no fd d r 2m e m o r yc o n t r o l l e ri nx - 2p r o c e s s o ri n c | u d e sf i m e t i o n a l o r g a n i z a t i o n , l o g i cd e s i g na n dv e r i f i c a t i o n t h i st h e s i sd i s c u s s e st h ed e s i g no ft h e c o n t r o l l e rd e e p l y b a s e do nt h ec u r r e n ti m p l e m e n t a t i o nw ed e s i g 侧lt h ec o n t r o l l e r w h i e l ai sc o n s i s t e do ft h el l d l ：l 娟e rl a y e ra n dt h ep h y s i c a ll a y e r , f i t t i n gt h e 戤c 镪s 弘毗e l n o fs t r e a m i n gp r o c e s s o r | 1 1 垃m m s f e rl a y e ri sr e s p o m i b l ef o rc o n v e r t i n gt h ei l l b l n l c t i o l l s o fc p ut oas e r i e so fs d r a m i l l s t m c t i o n s 1 1 坞p h y s i c a ll a y e rs e n d st h ei n s 咖c t i 咄t o d d r 2s d r a ma n dc o n t r o l st h e i rt i m i n g t kd d r 2m e m o r yc o n t r o l l e ri nx - 2p r o c 船s o l i si m p l e m e n t e di nv 酣o ga n d p e r f o r m a n c et e s to f m o d u l ea n ds y s t e mo nt h em o d e l s i ms e5 7 da n dn cy e r i l o gt o o l s w h i c he i i s i l t e 8t h ec o n _ e c 峨so fd e s i g n a tl a s t , t h i st h e s i sp r o p o s e ss o m es e l a e m c s a i m i a ga ta m e n dt h ed r a w b a c k so f a r c h i t e c t u r eo f t l a ec o n t r o l l e r a f t e ri , r o , t u e i n gx - 2p r o c e s s o r , p r e l i m i n a r rt e s t i n gs h o w st h a tt h ed e s i g no f d d r 2s d r a mc o n t r o l l e ri sc m r e c ta n di t sp e r f o r m a n c es u i t st h el t s $ 1 1 1 1 1 p t i o n 第i i 页 国舫科技大学研究生院学位论文 p h y s i c a ll a y e r ，d a t ac a p t u r e ，s i m u l a t i o na n dv e r i f i c a t i o n 第i i i 页 国防科技大学研究生院学位论文 表目录 表3 1 表3 2 表3 3 表3 4 表3 5 表6 1 表6 2 表6 3 表6 4 d d r 2 内存控制器设计参数表 配置寄存器列表。 初始化指令表。 行列地址映射表。 存储体状态缓冲区。 d d r 2 测试模型参数列表。 不同访存地址产生的命令序列表 命令时序关系。 综合结果列表。 5 6 5 8 第页 国防科技大学研究生院学位论文 图目录 图1 1 ) ( 2 处理器结构图4 图1 2d d r 2 内存控制器结构图6 图2 1d d r 2s d r a 】初始化过程1 0 图2 2 模式寄存器字段定义1 1 图2 3 扩展模式寄存器( 1 ) 字段定义1 2 图2 4 扩展模式寄存器( 2 ) 字段定义1 3 图2 5o c d 阻抗调整流程图1 4 图2 6 激活命令时序图( t r c d = 3 , a l = 2 ，t r p = 3 ，t r r d - - - - - 2 ，t c c d = 2 ) 。1 5 图2 7 读操作时序一1 6 图2 8 写操作时序图1 6 图2 9d d r 2s 溘m 状态图1 7 图3 2 传输层结构图2 0 图3 3 控制管理部件结构图，2 0 图3 4d c r 接口状态机2 5 图3 5 总线数据传输时序图2 6 图3 6 初始化操作成状态机2 7 图3 7 存储体控制逻辑结构图2 9 图3 8 存储体控制逻辑状态机3 0 图4 1 物理层结构图3 3 图4 2 物理层命令控制流程图3 4 图4 3 命令控制状态机3 5 图4 4 写数据通路结构图3 5 图4 5 物理层读写控制流程图3 6 图4 6 写数据传输通路结构图3 8 图4 7 写数据时序图3 8 图4 8 读数据通路结构图3 8 图4 9 读时序图3 9 图4 1 0 读数据传输通路结构图4 0 图4 11 读数据获取时序图加 图4 1 2 读数据传输通路的第二种实现方法4 1 图4 1 3d q s 延时示意图4 1 图5 1 理想选通的t s d ：4 5 第v 页 国防科技大学研究生院学位论文 图5 2 总的选通不确定值和建立保持窗口4 5 图5 3d d l 延时单元基本结构 图5 4 图5 5 简单的与非门鉴相器 使用与非门鉴相器的主d d l 单元。 图5 6 主d d l 单元 图5 7 时钟百分比延时结构图 图6 1 简单的模拟验证模型 图6 2 测试过程示意图 图6 3 初始化序列模拟图 图6 4 读命令的模拟图。 5 4 图6 5 写命令的模拟图5 9 图6 6 读数据通路模拟图。 图6 7 写数据通路模拟图 图7 1 打开预澳器结构图 图7 2 使用访存调度前后的比较 第页 砷斛 独创性声明 本人声明所呈交的学位论文是我本人在导师指导下进行的研究工作及取得的研 究成果尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已 经发表和撰写过的研究成果，也不包含为获得国防科学技术大学或其它教育机构的学 位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文 中作了明确的说明并表示谢意 学位论文作者签名：聋鲍日期：彩年f 月归 学位论文版权使用授权书 本人完全了解国防科学技术大学有关保留，使用学位论文的规定。本人授权国 防科学技术大学可以保留并向国家有关部门或机构送交论文的复印件和电子文档，允 许论文被查阅和借阔；可以将学位论文的全部或部分内容编入有关数据库进行检索， 可以采用影印、缩印或扫描等复制手段保存，汇编学位论文。 ( 保密学位论文在解密后适用本授权书) 学位论文作者签名：叠! 幼 作者指导教师戳：让丝! 坌 日期：沙“年f 1 月l 如 日期：1 卯易年l i 刖妇 国防科技大学研究生院学位论文 第一章绪论 在整个计算机系统中，内存可谓是决定整机性能的关键因素之一。随着微电 子技术的飞速发展，处理器的性能在成倍的提高，主频和i o 带宽都很高，这就需 要内存提供很高的数据传输率来配合。这是由计算机组成原理决定的，c p u 在运 算时所需要的数据都从内存中获取，如果内存系统无法及时给c p u 供应数据，c p u 不得不长时间处在一种等待状态，硬件资源闲置，性能自然无法发挥。内存带宽 至少要和前端总线带宽同步，这样才不至于影响处理器性能的发挥【”。特别对于多 路服务器来说，其对内存带宽和内存容量是极度渴求的，传统的存储访问技术已 经无法满足其需求。而且处理器的速度提升还在继续进行，需要内存提供更多的 数据来满足处理器的要求。目前内存的速度提升已经相当困难，这样就导致内存 成为计算机系统速度大幅度提高的最大瓶颈。为了适应更高速度的数据处理需求， 联合电子器件工程委员会( j o i n te l e c t r o n i cd e v i c e se n g i n e e d n gc o u n c i l ) 在2 0 0 3 年颁 布了j e d e c - 7 9 - 2 b 规范，即d d r 2 内存规范，d d r 2s d r a m 是一种新型高速、 大容量的双速率同步存储器。如何能够快速准确地给d d r 2s d r a m 提供来自处理 器的读写命令并在处理器和d d r 2 内存间传输数据，这就是d d r 2 内存控制器要 解决的问题。 1 1d d r 2s d r a m 的发展 众所周知，内存的带宽= 位宽x 频率，带宽( m b s ) 用来表示内存的性能，位宽( b i t ) 是指内存总线的宽度，频率就是指数据传输的频率。因此，提高性能有两种方式， 增加内存总线的位宽或者提高内存工作的频率。当p c 的其它子系统变得越来越快 时，只利用内存很难提高整个系统的时钟频率。实际上，时钟频率的提升完全要 归功于半导体工艺的进步，d r a m 的结构没对频率提升做出贡献。因此，我们只 能增加内存总线的宽度，但是，这个方法受到了很多限制：今天。标准平台使用 双通道1 2 8 b i t 内存总线，它的设计，布线已经比原来6 4 位内存通道的主板复杂了 很多，几乎很难在合理的成本下再提高内存总线位数。继续增加总线宽度，不但 成本高昂，而且带来的电磁干扰会造成极大的负面影响。内存单元提高频率的难 度在目前的技术条件下已是十分困难，内存总线位宽也不能轻易增加，在这种情 况下，d d r 技术应运而生。 d d r ( d o u b l ed a t ar a t es d r a m ) ，即双倍数据传输s d r a m 。d d r 内存可以在 时钟的上升沿和下降沿同时传输数据，因此在时钟频率不变的情况下，能够使数 据传输率成倍提高。但是d d r 的高发热量问题以及高频工作条件下产生的信号不 第1 页 国防科技大学研究生院学位论文 够清晰问题，是制约d d r 内存发展的主要障碍。 d d r 2 ，第二代d d r 内存。基本结构和d d rs d r a m 类似。d d r 2 内存的1 8 v 工作电压使得它可以比d d rs d r a m 的功耗整整低5 0 。d d r 2 的其它特性给我 们带来很多好处，例如利用d d r 2 的o d t ( 内建终结电阻) 来简化d q ( 数据选通) 总线设计。在d d r 2s d r a m 中，终端寄存器就实现在该s d r a m 芯片之中，内 存控制器可以为每个信号设定终端寄存器的开或关，这些信号包括数据信号、数 据选通信号和写数据屏蔽信号。利用o d t 能降低多重反射，提高信号完整性并增 加时序裕量。同时d d r 2s d r a m 还引入了命令的无缝猝发，并采用f a o a ( 球栅 阵列) 封装形式降低功耗。无缝猝发使得读写命令能够被插到激活命令后面的一个 时钟周期，提高了内存的利用率。因此d d r 2 内存具有更高的速度，更高的带宽， 同时功耗得以降低，散热性较好。 在2 0 0 6 台北电脑展上，台湾威刚科技展示了新一代的d d r 3 内存。在威刚最 新推出的d d r 3 内存中，加入了数据同步设计( d a t as y n c h r o n i z a t i o n ) ，使电压降 低为1 s v 。d d r 3 在d d r 2 的基础上采用了以下新型设计；第一，8 b i t 预取设计， 而d d r 2 为4 b i t 预取，这样d r a m 内核的频率只有接口频率的1 8 ，d d l b 8 0 0 的核心工作频率只有1 0 0 m h z 。第二，采用点对点的拓朴架构，以减轻地址偷令 与控制总线的负担。第三，采用1 0 0 r i m 以下的生产工艺，将工作电压从1 8 v 降至 1 5 v ，增加异步重置功能。面向6 4 位构架的d d r 3 显然在频率和速度上拥有更多 的优势，此外，由于d d r 3 所采用的根据温度自动自刷新、局部自刷新等其它一 些功能，在功耗方面d d r 3 也要出色得多。目前i n t e l 预计在明年第二季推出的新 芯片熊湖( 8 e a rl a k e ) 将支持d d r 3 规格，而a m d 也预计同时在k 9 平台上支持 d d r 2 及劂两种规格 近年来，英特尔开发出了新的内存体系f b - d i m m ( f u l l yb u f f e r e d - d i m m ，全 缓冲双列内存模组) 与目前的d i m m 采用的是一种“短线连接”( s t u b - b u s ) 的拓扑 结构不同，f b - d i m m 与内存控制器之间的数据与命令传输不再是传统的并行线 路，而采用了类似串行接口多路并联的设计，以串行的方式进行数据传输。 f b - d i m m 另一特点是增加了一块称为a m b ( a d v a n c e dm e m o r yb u f f e r ) 的缓冲芯 片。该芯片用于数据中转和读写控制，负责承担数据发送和接受的指派任务：实 现并行数据流与串行数据流的翻译转换工作，由此实现将并行的d d r 2 内存数据 流转换成串行数据流，经由点对点高速串行总线将数据传输给c p u 。按目前的开 发进度看，f b - d i m m 可以在现有的d d r 2 5 3 3 上轻易实现2 5 2 g b s 的带宽，而对 应d d r 2 8 0 0 的f b - d i m m 可提升到3 8 4 g b s 。另外，因为采用了串行传输的设计， 使得f b - d i m m 的引脚数大为减少，可以简化电路板设计在可靠性方面，f b - d i m m 相对目前的内存其运行可靠性得到很大增加。英特尔表示已经做到让 第2 页 国防科技大学研究生院学位论文 f b - d i m m 在1 0 0 年内最多产生一次的记载数据错误。 1 2 d d r 2 内存控制器的发展 在计算机中内存性能会直接影响到处理器的性能发挥，由于处理器和内存间 的数据交换必须要经过内存控制器，所以内存控制器技术就成了一个关键环节。 内存控制器决定了计算机系统所能使用的最大内存容量、存储体数、内存类型和 速度、内存颗粒的数据深度和数据宽度等重要参数，也就是说，内存控制器决定 了计算机系统的主存访问的性能，从而也对计算机系统的整体性能产生较大影响。 a m d 公司刚推出的a m 2 处理器采用了c p u 集成内存控制器技术。早期的内 存控制器全部都是集成在主板的北桥芯片中，a m d 将这一传统进行了改变，那就 是把内存控制器直接集成到了c p u 核心中。从理论上讲，c p u 集成内存控制器， c p u 和内存之间的数据传输不再需要经过北桥芯片，因此可以缩短c p u 与内存之 间的数据交换周期。但是由于a m d 的内存控制器是集成在c p u 内部，因此内存 的工作频率与c p u 相同，并且不能进行频率异步设置，在超频的时候会导致内存 的频率同c p u 的频率一起升高，一旦超过内存的承受能力，就会导致内存无法工 作，这会大大限制处理器的超频能力。 i n t c l 公司的c o m o c 处理器则使用了北桥集成双通道内存控制器技术，其中内 存控制器仍然设计在北桥芯片当中，它的双通道内存控制器的原理就是在北桥芯 片中集成两个内存控制器，而且可以独立工作，c p u 能够分别在任一内存通道中 进行寻址、读取，这样就在理论上可以使内存的带宽、传输速度增加一倍。但是 由于数据交换需要通过北桥，这无疑为处理器访问内存带来更高的延时。 1 3 基于x - 2 处理器的d d r 2 内存控制器 x - 2 处理器是基于流体系结构 2 1 的高性能处理器，x - 2 处理器作为巨型机的加 速部件，以获得更高的整体运算性能为主要目的，处理器内部的数据以流的形式 传输，对处理器和片外数据传输率要求很高。x - 2 处理器的基本结构如图1 1 所示 由图中可见，x - 2 处理器主要由以下几个部件组成：主机接口、流控制器 s c 、d d r 2 内存控制器、流存储系统m c 、流寄存器文件s i 啦、网络控制器n c 、 微控制器u c 和计算群阵列c l u s t 。 主机接口：主机接口接受主处理器发送到x - 2 处理器的流指令，完成x - 2 处 理器与主处理器的数据传输。 流控制器：流控制器是x - 2 处理器的流指令的控制器，负责接收来自主机接 口的流指令，并将流指令发送到x 1 2 处理器的相应部件中。 第3 页 国防科技大学研究生院学位论文 d d r 2 内存控制器：d d r 2 内存控制器负责完成x - 2 处理器对内存的控制操作。 内存不能直接识别处理器的访存请求，内存控制器将该请求转换为d d r 2 命令发 送给内存，同时还要传输数据和控制内存的定时刷新。 图1 1x - 2 处理器结构图 流存储系统：流存储系统用于从片外存储器加载或存储流。所有x - 2 处理器 存储操作都是通过m e m o p 指令来完成的，m c m o p 指令可以在存储器和s r f 之间 传输流。这种流的l o a d s t o r e 结构与传统的r i s c 标量处理器的l o a d s t o r e 结构相类 似。它可以简化编程，并且可以使存储系统优化流的吞吐率，而不仅仅是单个独 立的访存操作时间的优化。系统可以同时提供两个存储流访问，在5 0 0 m h z 的工 作频率下，流存储控制系统可以向s r f 提供8 g b s 的峰值带宽。 流寄存器文件：流寄存器文件负责存储核心程序需要的输入流和核心程序运 算结束的输出结果流，它的规模可以根据应用需求扩展。 网络控制器；x - 2 处理器的网络提供了多处理器系统间的高带宽连接。网络为 2 维环绕网，使用维序路由，路由信息由调度程序决定，网络中可以同时进行系统 消息通讯和流数据的传递。链路时钟与系统时钟完全异步。网络控制器使用专门 的8 个流缓冲器s b 进行流数据的发送和接收。每个处理器有4 个外部双向网络通 道，这样就可以构成任何规模的x - 2 处理器互联阵列。源处理器执行n e t o p 指令 第4 页 国防科技大学研究生院学位论文 会从s r f 读取一个流然后根据报头的指定信息通过网络直接到达目的节点。在目 的处理器上，另一条n e t o p 指令会执行，它把接收到的流送进s r f 中。每一条n e t o p 指令都会指定一个t a g 标志以便处理器节点能够分辨到达的多个消息。 微控制器：微控制器负责核级程序的运行，是x - 2 处理器的核级程序执行的 控制器。微控制器主要完成的功能如下：在流控制器中流指令的控制下从流寄存 器文件加载微代码并存储在微控制器的指令存储器中；控制核心程序在计算群中 执行；在u c 中执行核级指令中微控制器域指定的操作，如：l o o p ，u cd a t ai n 等，这些指令无需发射到计算群上执行。 计算群阵列：计算群阵列是x - 2 处理器的核心指令的执行部件。在x - 2 处理 器中设置4 个相同的计算群，他们接受微控制器发送的指令并执行。微控制器和 计算群协同执行应用程序中的计算核心。微控制器发出的微操作广播到所有的计 算群，计算群之间以s i m d 的方式工作，每个计算群都执行相同的指令，但处理 流的不同数据元素。指令的执行采用流水方式来提高效率，流水线根据执行单元 不同长度有所改变。 x - 2 处理器要求内存能提供大量的数据供运算部件使用，对主存设备有极高的 要求。d d r 2s d r a m 能够在时钟双沿进行数据传输，在频率不变的情况下成倍提 高带宽；同时支持猝发式访问：即通过一个列访问命令，实现对当前激活行多个 连续数据元素的快速访问，该访问方式能提供很高的数据吞吐量，同时利用多个 s d r a mt 作的潜在并行性，把存储芯片组织成多个存储体，并让它们并行工作， 从而实现一次读写多个字：并且d d r 2s d r a m 设置了附加延时a l ，能够实现读 写命令的无缝猝发，提高了内存利用率；另外，d d r 2s d r a m 采用了f b g a 封装 形式，提供了更好的电气性能与散热性，提高了内存的稳定性。d d r 2 内存的高数 据传输率和低成本，成为我们选择的关键。 x - 2 处理器的d d r 2 内存控制器负责处理器与d d r 2 内存的通信，需满足以 下要求：工作频率3 3 3 m ，数据位宽6 4 位，在时钟上下沿采样，带宽5 3 g b s 。 d d r 2 内存控制器负责完成处理器对外部的d d r 2s d r a m 的控制操作。x - 2 处理器内部数据以流的形式存在，进行外部的访存操作时，要将处理器内部的流 数据分解为单独的访存请求发送给d d r 2 内存控制器，或者将d d r 2 内存读取的 数据以特定的顺序组织成流。x - 2 处理器和内存间的数据交换也必须经过内存控制 器，处理器的命令发送给d d r 2 内存控制器，经内存控制器处理后变为d d r 2 内 存可以识别的一系列命令信号，与相应的数据一起发送给d d r 2 内存，来自内存 的读数据经内存控制器发送给处理器。 我们所设计的d d r 2 内存控制器的结构如图1 2 所示。d d r 2 内存控制器由传 输层和物理层组成，传输层负责将处理器的读写指令变为d d r 2 内存可以识别的 第5 页 国防科技大学研究生院学位论文 一系列请求信号并配置d d r 2 内存的基本参数，物理层完成命令的发送和数据的 传输。d d r 2s d r a m 在执行读写操作之前需要初始化，这一初始化过程是由内存 控制器通过控制管理部件的配置接口来完成的，配置接口内实现了多个配置寄存 器，包括i n i t s d i 认m 、d i m ma d d r 和d i m md a t a 寄存器等，配置寄存器用来 保存内存的访问控制参数。处理器的写i n i t s d r a m 寄存器指令将导致控制管理部 件产生相应的初始化操作。系统初始化阶段，c p u 通过d c r 总线接口访问指定的 配置寄存器，来获取d i m m 条( d d r 2 颗粒组) 的基本配置信息，然后计算出控制 d i m m 条所需的配置参数，写入到s d r a m 访问控制参数寄存器，供d d r 2 内存 控制器使用。内存控制器根据d d r 2s d r a m 的初始化顺序要求，由d c r 总线接 口的写蛐t s d r a m 寄存器命令产生初始化命令，仲裁器优先选择此命令发送到物 理层，物理层产生一个相应的请求发送给d d r 2s d r a m ，完成s d r a m 初始化序 列中的一步。 嫂器附兽缓期 l 传输层 l，l 舻漱口卜_ 一 j 控 翻 椭一卜一 暑 曹 理 j 韶 件 卜_ 一 物哩i 层 1 臀h 鹬一h 謦卜 i j 1 加眩内存 图1 2d d r 2 内存控制器结构图 系统初始化之后，就可以执行正常的读写命令了。用户请求接口接收外部的 第6 页 国防科技大学研究生院学位论文 读写请求和写数据，分别发送给存储体控制逻辑和物理层的写数据通路。存储体 控制逻辑内保存8 个存储体的状态信息，接收读写请求信号后，根据相应存储体 的状态产生一系列的内存请求信号，如激活命令、读写命令、预充电命令等，发 送给仲裁器。仲裁器优先选择管理部件发出的初始化请求，存储体控制逻辑给出 的请求信号则按照轮转优先权进行选择。对于传输层送来的命令，物理层只是简 单的将对应的信号输出到d d r 2 内存，执行读写命令时，将相应的数据在用户请 求接口和d d r 2 内存之间进行传递。 1 4 课题的研究目标、内容和意义 1 4 1 课题的研究目标、内容 本课题作为国家“8 6 3 ”重大科研项目“x - 2 处理器”的一部分。研究的主要 目标是探讨满足x - 2 处理器高数据传输率要求的内存控制器的设计实现技术，在 此基础上，具体研究内存控制器的数据获取技术和信号延时线的设计技术，模拟 内存控制器的性能参数，针对x - 2 处理器体系结构的要求，设计实现一款具有使 用价值的d d r 2 内存控制器。 研究的内容包括： 1 d d r 2 内存的功能； 2 d d r 2 内存控制器传输层的设计实现( 主要包括用户请求接口、控制管理部 件、存储体控制逻辑和仲裁器的设计) ； 3 d d r 2 内存控制器物理层的设计实现( 主要包括各个信号的时序关系的设计 以及d q s 的相位控制) ； 4 d d r 2 内存控制器的数据获取技术和信号延时的研究； 5 d d r 2 内存控制器的模拟综合和设计优化； 6 通过标准测试向量和高覆盖率的随机测试，保证验证的充分性和正确性。 1 4 2 课题意义 内存是影响微处理器性能的重要因素，它的数据传输率的提升对提高处理器 性能有积极作用。如何能快速准确的给内存发送指令并传输数据，是内存控制器 的研究目的。 x - 2 处理器使用d d r 2s d r a m 作为主存储器，d d r 2 内存采用源同步以及时 钟双沿数据传输技术，提高了数据传输率的同时极大减少了数据有效窗口的宽度， 增加了数据获取的难度。如何正确获取读数据，是d d r 2 内存控制器设计实现中 的最大挑战。本文在深入研究分析信号的时序关系的基础上，提出了一种简单有 第7 页 国防科技大学研究生院学位论文 效的数据获取技术，探讨了数据有效窗口分析方法以及几种d q s 延时的实现方法， 对同类设计的工程实现具有很好的借鉴意义。 1 4 3 课题研究的贡献 本课题研究针对x - 2 处理器的体系结构和高带宽低延时要求，探讨了内存控 制器的实现方法，有以下几方面的贡献： 1 由于x - 2 处理器与d d r 2 内存不能直接通信，本课题设计了满足要求的 d d r 2 内存控制器，并在工程中得到应用； 2 针对不同的信号延时单元，提出了两种读数据获取技术的实现方法，为今 后的同类设计提供了很好的参考； 3 本次设计的d d r 2 内存控制器的数据附带了e c c ( e r r o rc o r r e z t i n gc o d e s ) 验证码，便于检测和纠正内存的错误，满足了x - 2 处理器高稳定性和高可靠性的要 求； 4 对信号延时进行了详细的研究分析，提出了几种方法使数据选通信号能够 准确延时到数据有效窗口的中心位置，为今后的延时线设计提供了借鉴。 1 5 论文结构 整个论文的结构安排如下： 第一章为绪论，结合应用和技术的发展趋势，介绍了x - 2 处理器的整体结构， 综合介绍了课题研究的背景、意义、主要研究的内容。 第二章对d d r 2s d r a m 进行了综述，介绍了d d i t 2 内存的基本功能 第三章详细论述了d 删r 2 内存控制器传输层的设计实现方法，包括控制管理 部件、用户请求接口、存储体控制逻辑和仲裁器。 第四章详细论述了d d r 2 内存控制器物理层的设计实现，包括物理层控制单 元和读写数据通路。 第五章在上一章的基础上，探讨了数据有效窗口的分析方法，重点研究了数 据通路中的信号延时线的设计方法。 第六章阐述了对d d r 2 内存控制器的验证和测试，介绍了验证的方法、层次、 过程及测试向量的准备。 第七章对未来技术进行展望。 以上七章构成了论文的主体。 第8 页 国防科技大学研究生院学位论文 第二章d d r 2s d r a m d d r 2s d r a m 即第二代双倍数据传输率同步动态随机存取存储器，遵循联合 电子器件工程委员会开发的新一代内存技术标准j e d e c 7 9 2 b 规范。d d r 2 s d r a m 有以下主要特点【1 】： 在时钟的上升沿和下降沿同时传输数据； 支持猝发长度为4 和8 的猝发访问； 提供了附加延时a l ，允许列选通命令插在行选通命令后的第一个时钟周 期，自动延时a l 后进行读写访问，提高了内存的利用率。 采用了离线驱动调整o c d ，通过调整上拉电阻值和下拉电阻值使两者电压 相等，并减少了d q 与d q s 的倾斜从而提高了信号的完整性； 提供内建终结电阻o d t ，减少了d d rs d r a m 为防止数据线终端反射信 号使用的大量终结电阻，降低了信号的多重反射，提高了信号完整性并增加了时 序裕量； 采用f b g a 封装形式，提供了更好的电气性能与散热性，为d 】) r 2s d r a m 的稳定工作提供了良好的保障； 采用1 8 v 电压，比d d rs d r a m 的2 5 v 标准电压降低了不少，从而提供 了更小的功耗与发热量。 2 1d d r 2s d r a m 的功能描述 d d r 2s d r a m 的读写访问是猝发式的闭，数据长度为猝发长度b l ，b l 可配 置为4 或8 。读写访问开始于激活命令，读写命令紧随其后 6 1 。激活命令给出的地 址位用来选择要访问的存储体和行( b a 0 - b a 2 选择存储体，a 0 - a 1 5 选择行) ，读 写命令给出的地址位用来选择猝发访问的起始列地址和是否自动预充电。 正常读写访问前，d d r 2s d r a m 必须初始化明。 2 1 1 加电和初始化 d d r 2s d r a m 必须以预先确定的顺序加电和初始化，配置一些基本的操作参 数，否则会导致不确定的操作。系统初始化的过程如图2 1 所示 系统加电后等待电源和时钟稳定； 2 0 0 螂后应用n o p d e s c l e c t 操作，同时置时钟使能信号c k e 为高； 等待至少4 0 0 n s ，然后执行全部预充电命令p r c c h a r g ea l l ； 执行配置扩展模式寄存器( 2 ) 命令； 第9 页 国防科技大学研究生院学位论文 执行配置扩展模式寄存器( 3 ) 命令； 执行配置扩展模式寄存器命令使能延时锁定环路； 执行配置模式寄存器命令复位延时锁定环路； 执行p r e c h a r g ea n 命令； 执行至少两次刷新命令； 执行配置模式寄存器命令，设置操作参数( 不复位延时锁定环路) ； 等待至少2 0 0 个时钟周期后，调整o c d 阻抗； 初始化过程结束，可以进行正常读写访问。 图2 1d d r 2s d r a m 初始化过程 2 1 2 配置模式寄存器和扩展模式寄存器命令 命令中的地址位b a 0 和b a l 用于编码配置模式寄存器( m r s ) 和扩展模式寄存 器t e m p s ) 命令。m r s 和e m r s 的配置必须以一定的顺序进行。命令执行后的t m r d 时间( 该命令与其他命令的最小间隔) f l 不能执行任何操作。 猝发长度、猝发类型、列访问延时c l 、延时锁定环路的复位、写恢复时间t w r 是用户定义的，由配置模式寄存器命令写入；延时锁定环路的关闭、附加延时a l 、 内建终结电阻o d t 、离线驱动阻抗也是用户定义的，由配置扩展模式寄存器命令 写入。模式寄存器和扩展模式寄存器中的内容可以通过重新执行命令改变，如果 只改变其中的一个子集，需要重新定义所有变量。 模式寄存器( m r s ) 模式寄存器中的数据用于控制d d r 2s d r a m 的不同操作模式。模式寄存器没 有默认值，因此必须在加电之后写。当所有存储器处于预充电状态时，模式寄存 器的内容可以用配置模式寄存器命令改变。模式寄存器依照功能被划分为不同的 字段，见图2 2 。 b a 2 和a 1 3 - a 1 5 是为未来使用保留的，设置模式寄存器时必须设为0 。依据 x - 2 处理器中流控制系统的命令缓冲内部结构的要求，对d d r 2 s d r a m 访问的数 第l o 页 国防科技大学研究生院学位论文 据的猝发长度可配置为4 或8 。自动预充电后写恢复时间的最小值w r m i n 由 t c k m a x 决定，最大值w r m a x 由t c k m i n 决定，w r 的时钟周期数 w r c y c l e s 】：t w 取鹪邶k ( n s ) 1 ，模式寄存器必须把w r 配置为这个值。 瑚1 蕊l 栅i 盯 e 喇h 神j _ r 晴- 咖p o w o r d o w n 耐l i m 坤 0 l f 喊韵c i 归e k m ) 1 ls l a w o 日t 哗 陬兀司 1 蒯 臣土玉t e s 曰t 缸lb u r s t l y p e i 嘲 岛 w r i t e n f t l y h 矗叩代c - l 喀a 喀b i k - 叮 翩 1 0舢 w p ( c y c 脚) 0oo r e s e r v e d 咤 oo12 罐 o 1o 3 o 1 14 1oos 礓 1o16 11or 甜v 蝴 1 11 r 崩删 脚b 柏鞠黔m o d e oom r s o e m r $ ( i ) l oe m r s ( 2 ) ：r 朝d v d 1 e m r s o ) ：r _ v 州 a ia s l a t e n c y ooor 捌婚e d oor 嘲d o 1 o 2 ( o p i l o r 蚺 o11 即州b i n 由晰n l f l 盯 1oo4 1o1脚枷晰d m e n l n 卅) 1o洳滞d 蛳d 咖佣l n d r 11 r e s e r v e d 。l 弦酣撕抽蝻m h 刚。n 瞳r 明曲圳佣 捌删b i n 图2 2 模式寄存器字段定义 配置扩展模式寄存器( 1 ) 扩展模式寄存器( 1 ) 存储的数据用于使能或关闭延时锁定环路，配置附加延时 a l o d t 及o c d 阻抗等。扩展模式寄存器( 1 ) 没有默认值，因此必须在加电之后 写入。当所有存储体处于预充电状态时，扩展模式寄存器( 1 )