模为60的BCD码加法计数器设计.doc

模为60的BCD码加法计数器设计一、 实验原理计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中,灵活地选择与使用计数器可以实现很多复杂的功能,可以大量减少电路设计的复杂度和工作量。通过FPGA课程的学习，我运用Verilog HDL语言设计出了一种模为60的BCD码加法计数器，该计数器可以根据控制信号分别实现同步清零和同步置数，从给定的预置数开始计数，并给出详细的Verilog HDL源代码。最后，通过Quartus II对其进行仿真验证。模为60的BCD码加法计数器有五个输入端和两个输出端。当时钟信号的上升沿到来时，计数器自动加一，并通过同步清零端和同步置数端分别实现同步清零和同步置数。端口介绍：clk：时钟信号，当上升沿到来时，计数器自动加一。reset：同步清零端，高电平到来时，计数器自动清零。load：同步置数端，高电平到来时，计数器从给定的预置数开始计数。data：预置数cin：使能端，高电平到来时，计数器开始工作；低电平时，计数器不工作。qout：输出端cout：进位输出，当计数器计到59时，产生进位输出信号。二、 Verilog HDL源程序module count60(qout,cout,data,load,cin,reset,clk);output7:0 qout;output cout;input7:0 data;input load,cin,clk,reset;reg7:0 qout;always (posedge clk) /上升沿时刻计数 begin if(reset) qout=0; /同步复位 else if(load) qout=data;/同步置数 else if(cin)beginif(qout3:0=9) /低位是否为9，是则往下执行begin qout3:0=0; /低位清置零，并判断高位是否为5if(qout7:4=5)qout7:4=0; /高位为5，则将高位置零elseqout7:4=qout7:4+1;/高位不为5，则加1end else qout3:0=qout3:0+1;endendassign cout=(qout=8h59)&cin)? 1:0;/产生进位输出信号endmodule三、 Quartus II时序仿真图1 模为60的BCD码加法计数器工作时序图2 模为60的BCD码加法计数器工作时序图1和图2为计数器从0计到59的工作时序，当时钟信号(clk)上升沿到来时，计数器加1，一直计到59产生进位输出信号，此时进位输出信号(cout)由低电平变为高电平。 图3 模为60的BCD码加法计数器工作时序当同步置数信号(load)为高电平时，计数器从预置数(data)开始计数，一直计到59产生进位输出信号，然后重新从0开始计数。图4 模为60的BCD码加法计数器工作时序当同步清零信号(reset)为高电平时，计数器清零，然后从0开始计数。图5 模为60的BCD码加法计数器工作时序当使能信号(cin)为高电平时，计数器工作；否则，计数器不工作。四、 总结说真的刚开始打算设计时不是很自信，但最终还是做出来了，我觉得做任何事情都一定要有勇气去尝试。设计前先确定目标，遇到复杂的问题的时候，不要轻易放弃，学会分步完成。有不懂的地方，可以上网查阅资料或者和同学讨论完成，共同进步。编写源程序有很多需要注意的地方，虽然计数器的原理非常简单，但是由于对Quartus II这个