《VHDL的混合输入法》PPT课件.ppt

第七讲VHDL硬件描述语言_5,教学课时：2学时教学内容：原理图和VHDL混合输入法设计（1）同步计数器的设计（2）7段显示译码器的设计（3）顶层实体的设计,1、原理图与VHDL混合输入法设计,以具体实例进行讲解。要求：（1）先设计一个1位十进制数的计数显示译码电路。其中，计数器、七段显示译码电路由VHDL程序描述。（2）在原理图中调用2个1位十进制数计数器，2个七段显示译码电路来实现2位十进制的计数显示，以完成整个电路的设计，并用QuartusII进行功能仿真。,一、同步计数器的设计。所谓同步计数器，就是在时钟脉冲的控制下，构成计数器的各触发器状态同时发生变化的那一类计数器。异步复位：是指复位信号一有效，计数器的计数值清0，进位输出清0.同步复位：是指复位信号有效，且时钟脉冲正是上升沿（或下降沿）时，计数器的计数值和进位输出清0.,例1：设计一个具有异步复位的1位十进制计数器，VHDL程序为counter_1.vhd，并使用QuartusII进行仿真。设计思路：（1）确定端口引脚：,clk:时钟信号,rst:复位信号,q:计数值,cout:计数满,（2）工作流程：,rst=1?若是，将q，cout清零，若否，则判断是否clk上升沿，若是，则计数。计数时判断是否计到9，若是，则q清零,cout置1；若否，则计数值加1，cout清零.,libraryieee;useieee.std_logic_1164.all;entitycounter_1isport(clk,rst:instd_logic;q:outintegerrange0to9;cout:outstd_logic);endentity;architectureoneofcounter_1isbeginprocess(clk,rst)variabley:integerrange0to9;beginifrst=1theny:=0;cout=0;elsifclkeventandclk=1thenify=9theny:=0;cout=1;elsey:=y+1;coutcareatesymbolfilesforcurrentfile，为当前选中的VHDL文件建立元件符号;第二步：生成7段数码管的元件符号，方法同上;第三步：新建一个原理图文件，设计2位十进制数的计数显示译码电路，调用上2步生成的元件，包含2个计数器，2个七段显示译码器，原理图文件名为cntdip.bdf;第四步：编译；第五步：仿真。,电路图,波形图,例4：用元件声明和例化的方法重做例3，并用QuartusII进行功能仿真。,libraryieee;useieee.std_logic_1164.all;entitycounter_1isport(clk,rst:instd_logic;q:outintegerrange0to9;cout:outstd_logic);endentity;architectureoneofcounter_1isbeginprocess(clk,rst)variabley:integerrange0to9;beginifrst=1theny:=0;cout=0;elsifclkeventandclk=1thenify=9theny:=0;cout=1;elsey:=y+1;cout=0;endif;endif;qyyyyyyyyyyy=ZZZZZZZ;endcase;endprocess;endone;,libraryieee;useieee.std_logic_1164.all;entitycntdisp_2isport(clk,rst:instd_logic;y0,y1:outstd_logic_vector(6downto0);endcntdisp_2;architectureoneofcntdisp_2iscomponentcounter_1port(clk,rst:instd_logic;q:outintegerrange0to9;cout:outstd_logic);endcomponent;-元件声明componentsec7port(d:inintegerrange0to15;y:outstd_logic_vector(6downto0);endcomponent;-元件声明signalq0,q1:integerrange0to9;signalc0,c1:std_logic;beginu0:counter_1portmap(clk,rst,q0,c0);-元件例例化u1:sec7portmap(q0,y0);-元件例例化u2:counter_1portmap(c0,rst,q1,c1);-元件例例化u3:sec7portma