GMSK调制器的FPGA实现毕业论文.doc

编号： 毕业设计(论文)说明书题 目：GMSK调制器的FPGA实现学 院： 专 业： 学生姓名： 学 号： 指导教师： 职 称： 题目类型：理论研究 实验研究 工程设计 工程技术研究 软件开发2012年 5 月 10 日摘 要GMSK是当前现代数字调制技术领域的研究热点之一,它通过在MSK调制器之前加入一个高斯低通滤波器来获得更加紧凑的频谱, GMSK（高斯最小移频键控）信号优良的频谱特性在跳频通信中有广阔的应用前景。本文分析了GMSK调制器的设计理论，并在FPGA上加以实现。仿真结果表明，这种数字实现结构产生的GMSK基带信号具有良好的功率谱，同时能够有效避免两条支路信号幅度及正交载波相位失衡。高斯滤波最小频移键控，这是GSM系统采用的调制方式。数字调制技术是数字峰窝移动通讯系统空中接口的重要组成部分。GMSK提高了数字移动通信的频谱利用率和通信质量。本设计基于GMSK调制器相关原理，利用MATLAB/FPGA验证自主设计的GSMK调制电路，在以上基础上，自主设计实现了gmsk调制技术的乘法模块、加法模块和抽样判决模块等，通过信号输出比较分析，验证了gmsk调制算法，达到了系统设计要求，取得了良好效果。关键词：GMSK；FPGA；MATLAB；数字调制AbstractGMSK is the current modern digital modulation technology of research in the field of one of the hotspots, It through before joining a MSK modulator in gaussian low-pass filter to get more compact spectrum, GMSK (gaussian minimum frequency shift keying) signal excellent spectrum characteristics in frequency hoppingcommunication have broad application prospects. This paper analyzes the design theory GMSK modulator, And FPGA to realization. Simulation results show that, This digital realization structure produces GMSK baseband signal has good power spectrum, Also can effectively avoid two branch signal amplitude and orthogonal carrier phase unbalanced. Gaussian filtering minimum FSK, This is GSM system USES modulation mode. Digital modulation technique is digital peak nest of mobile communication system is an important part of the air interface. GMSK improved digital mobile communication frequency spectrum availability and communication quality. This design based on the GMSK modulator related principles, use of MATLAB/FPGA validation GSMK modulation circuit of independent design, On the basis of the above, Independent design and realize the multiplication of GMSK modulation technology, addition module and sampling module judgment module, Through comparative analysis of its output signal, Verify the algorithm GMSK modulation, Reached system design requirements, Achieved good results.Key words: GMSK；FPGA；MATLAB；digital modulation目 录1 引言11.1 GMSK的介绍11.1.1 历史31.1.2 应用31 .2 FPGA介绍41.2.1背景41.2.2 FPGA芯片结构51.2.3 FPGA的基本特点81.2.4 FPGA配置模式81.2.5 FPGA的应用91.2.6最新应用102 本文的主要结构和内容提要113 GMSK信号及其调制方案123.1 概述123.2 调制方式123.2.1 最小频移键控(MSK)123.3 高斯最小移频键控（GMSK）123.4 GMSK信号的分析143.4.1 GMSK调制信号的相位路径143.4.2 数字信号功率谱密度的研究153.4.3 已调波占用带宽153.4.4 码间干扰ISI163.5 GMSK调制器及其实现163.5.1 差分编码173.5.2 高斯低通滤波器184 GMSK调制器的实现方案及其比较184.1 传统的实现方法184.2全数字实现方法194.3 GMSK调制原理结构204.3.1 2FSK调制原理204.3.2 MSK调制原理214.3.3 GMSK调制原理225 GMSK调制器的FPGA实现236 调制的仿真及调试分析246.1 仿真介绍246.2 数字通信系统的模型256.3 数字通信系统的仿真256.3.1仿真工具软件256.4 PSK,MSK,GMSK调制方式的仿真和分析286.5 软件调试326.5.1 差分模块326.5.2 加权模块336.5.3载波调制相加模块346.5.4 顶层模块346.6 硬件调试357总结37参考文献38附 录391 引言1.1 GMSK的介绍高斯最小频移键控(GMSK)由于带外辐射低因而具有很好的频谱利用率，其恒包络的特性使得其能够使用功率效率高的C类放大器。这些优良的特性使其作为一种高效的数字调制方案被广泛的运用于多种通信系统和标准之中。其中包括:（1）依据欧洲通信标准化委员会(ETSI )制定的GSM技术规范研制而成的全球通(GSM)数字蜂窝移动系统;（2）由欧洲邮政与电信协会(CEPT)制定的作为欧洲通信标准ETS1300一175的无绳通信标准(DECT);（3）英国和香港，基于无绳电话(CordlessPhones)和电信点(Telepoint )系统的通信标准，CT-2和CT-3系统;（4）基于爱立信公司提出的Mobitex协议的，Mobitex系统(欧洲)和RAM移动数据系统(美国);（5）建立在北美高级移动电话系统(AMPS)上实现无线数据业务的蜂窝数字分组数据(CDPD)系统;（6）第三代个人通信系统(PCs)中，美国的基于GSM标准的PCS1900;以及欧洲的由ETIS开发和制定的个人通信网(PCN )标准DCSI 800;（7）作为欧洲无线局域网(WLAN)标准的HiperLAN /1以及如今讨论的很多的作为无线个人网络(WPAN)标准的蓝牙(Bluetooth )系统;（8）专用系统中有根据国际民肮组织(ICAO)制定的卫星通信、导航、搜索/空中交通管理 CNS /ATM )系统等;（9）通用分组无线服务(GPRS)以及改进数据率GSM服务(EDGE)作为由第二代通信标准向 第三代通信标准过渡方案也是以GMSK作为其调制方案;（10）1999年，国际电联ITU着手建立的第三代无线通信标准IMT2000体系。根据不同的应用和技术将其分成5大类:（1）IMT 一DS：基于ETSI的W - CDMA技术，采用直序列扩频技术的CDMA方案;（2）IMT一MC：基于北美的cdmaOne，采用多载波CDMA技术；（3）IMT TC：基于ETSI的TD - CDMA技术，采用时分双工(TDD )和TDMA / CDMA的多址方式；（4）IMT一SC ：基于UWC一136 /EDGE网络;（5）IMT一FT：基于采用FDM.4的DECT技术。其中后三类无线接口的调制方式都采用GMSK技术或者与之兼容。如上所述，GMSK有着广泛的应用。因此，从本世纪80年代提出该技术以来，广大科研人员进行了大量的针对其调制解调方案的研究。高斯滤波最小频移键控（Gaussian Filtered Minimum Shift Keying - GMSK）调制技术是从MSK GMSK（Minimum Shift Keying）调制的基础上发展起来的一种数字调制方式，其特点是在数据流送交频率调制器前先通过一个Gauss滤波器（预调制滤波器）进行预调制滤波，以减小两个不同频率的载波切换时的跳变能量，使得在相同的数据传输速率时频道间距可以变得更紧密。由于数字信号在调制前进行了Gauss预调制滤波，调制信号在交越零点不但相位连续，而且平滑过滤，因此GSMK调制的信号频谱紧凑、误码特性好，在数字移动通信中得到了广泛使用，如现在广泛使用的GSM（Global System for Mobile communication）移动通信体制就是使用GMSK调制方式。 l979年由日本国际电报电话公司提出的GMSK调制方式。有较好的功率频谱特性，较忧的误码性能，特别是带外辐射小，很适用于工作在VHF和UHF频段的移动通信系统，越来越引起人们的关注。GMSK调制方式的理论研究已较成熟，实际应用却还不多，主要是由于高斯滤波器的设计和制作在工程上还有一定的困难。 频率响应调制前高斯滤波的最小频移键控简称GMSK，基本的工作原理是将基带信号先经过高斯滤波器成形，再进行最小频移键控（MSK）调制（见右上图）。由于成形后的高斯脉冲包络无陡峭边沿，亦无拐点，因此频谱特性优于MSK信号的频谱特性。 通常将高斯滤波器的3dB带宽B和输入码元宽度T的乘积BT值作为设计高斯滤波器的一个主要参数。BT值越小，相邻码元之间的相互影响越大。理论分析和计算机模拟结果表明。BT值越小，GMSK信号功率频谱密度的高额分量衰减越快。主瓣越小，信号所占用的频带越窄，带外能量的辐射越小，邻道干扰也越小。1.1.1 历史l979年由日本国际电报电话公司提出的GMSK调制方式有较好的功率频谱特性，较忧的误码性能，特别是带外辐射小，很适用于工作在VHF和UHF频段的移动通信系统，越来越引起人们的关注。GMSK调制方式的理论研究已较成熟实际应用却还不多，主要是由于高斯滤波器的设计和制作在工程上还有一定的困难。 功率谱密度调制前高斯滤波的最小频移键控简称GMSK，基本的工作原理是将基带信号先经过高斯滤波器成形，再进行最小频移键控(MSK)调制。由于成形后的高斯脉冲包络无陡峭边沿，亦无拐点，因此频谱特性优于MSK信号的频谱特性。1.1.2 应用GMSK信号具有很好的频谱和功率特性，特别适用于功率受限和信道存在非线性、衰落以及多普勒频移的移动突发通信系统。 为了适应无线信道的特性，由该调制方式所产生的已调波应具有以下两个特点：第一，包络恒定或包络起伏很小。第二，具有最小功率谱占用率。高斯最小频移键控（GMSK）调制方式正好具有上述特性。GMSK调制使在给定的带宽和射频信道条件下数据吞吐量最大。GMSK是当前现代数字调制技术领域研究的一个热点。采用高斯滤波器作调制前基带滤波器，将基带信号成型为高斯脉冲，再进行MSK调制，这种调制方式称为GMSK。由于成形后的高斯脉冲包络无陡峭边沿，亦无拐点，经调制后的已调波在MSK的基础上进一步得到平滑其相位路径。因此它的频谱特性优于MSK，但误比特率性能不如MSK。 Mobitex网络的调制解调器：CMX909B芯片的典型应用是Mobitex网络的调制解调器（MODEM）。它是半双工的BT0.3的GMSK调制解调器的数据泵，芯片集成了分组数据处理的功能。GMSK调制在给定的带宽和射频信道条件下数据吞吐量最大。集成的分组数据处理能力接收主控制器的一些有规律的处理任务，包括保持比特同步、帧同步、块的编排、循环冗余检测（CRC）和前向纠错编码（FEC）错误处理、数据交织、扰频输出等。解调器采用反馈平衡技术减小信道失真（畸变），同时增强接收机在没有最大似然估计方法的计算前提下的接收性能。 GMSK调制/解调；芯片内集成分组检测功能；接收/发送速率可达38.4kbps；并行uc(主处理器)接口；数据包帧结构短、无填充；低的驱动电压（3/5伏）操作；与Mobitex兼容（包括R14N短帧）；操作灵活和节能模式。 通常将高斯滤波器的3dB带宽B和输入码元宽度T的乘积BT值作为设计高斯滤波器的一个主要参数。BT值越小，相邻码元之间的相互影响越大。理论分析和计算机模拟结果表明 。BT值越小，GMSK信号功率频谱密度的高额分量衰减越快。主瓣越小，信号所占用的频带越窄，带外能量的辐射越小，邻道干扰也越小。1 .2 FPGA介绍FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。1.2.1背景目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简 单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。 系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。 FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。1.2.2 FPGA芯片结构目前主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。如图1-1所示（注：图1-1只是一个示意图，实际上每一个系列的FPGA都有其相应的内部结构），FPGA芯片主 要由6部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。 图1-1 FPGA芯片的内部结构每个模块的功能如下： (1)可编程输入输出单元（IOB） 可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其示意结构如图1-2所示。 FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。 图1-2 典型的IOB内部结构示意图外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA 内部。当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（Hold Time）的要求可以降低，通常默认为0。 为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有 一种VCCO，但不同bank的VCCO可以不同。只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。 (2)可配置逻辑块（CLB） CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些 选型电路（多路复用器等）和触发器组成。 开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的Slice和附加逻辑构成，如图1-3所示。每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。 图1-3 典型的CLB结构示意图Slice是Xilinx公司定义的基本逻辑单位，其内部结构如图1-4所示，一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包括一个异或门（XORG）和一个专用与门（MULTAND），一个异或门可以使一个Slice实现 2bit全加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器（MUXC）组成，用于实现快速的算术加减法操作；4输入函数发生 器用于实现4输入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的两个输入函数为6输入，可以实现6输入LUT或 64比特移位寄存器）；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度。 图1-4 典型的4输入Slice结构示意图(3)数字时钟管理模块（DCM） 业内大多数FPGA均提供数字时钟管理（Xilinx的全部FPGA均具有这种特性）。Xilinx推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。 (4)嵌入式块RAM（BRAM） 大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器 （CAM）以及FIFO等常用存储结构。RAM、FIFO是比较普及的概念，在此就不冗述。CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入 CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块RAM，还可以将 FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。在实际应用中，芯片内部块RAM的数量也是选择芯片的一个重要因素。 单片块RAM的容量为18k比特，即位宽为18比特、深度为1024，可以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量（位宽 深度）不能大于18k比特；其次，位宽最大不能超过36比特。当然，可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片内块RAM的数量，而 不再受上面两条原则约束。 (5)丰富的布线资源 布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为类不同的类别。第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线；第二类是长线资源，用以完成芯片 Bank间的高速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。 在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和设计的结果有密切、直接的关系。 (6)底层内嵌功能单元 内嵌功能模块主要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等软处理核（SoftCore）。现在越来越丰富的内嵌功能单元，使得单片FPGA成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC平台过渡。 DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。Xilinx公司生产的芯片上集成了 DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。PLL 和DLL可以通过IP核生成的工具方便地进行管理和配置。DLL的结构如图1-5所示。 图1-5 典型的DLL模块示意图(7)内嵌专用硬核 内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核（Hard Core），等效于ASIC电路。为了提高FPGA性能，芯片生产商在芯片内部集成了一些专用的硬核。例如：为了提高FPGA的乘法速度，主流的FPGA 中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA内部都集成了串并收发器（SERDES），可以达到数十Gbps的收发速度。 Xilinx公司的高端产品不仅集成了Power PC系列CPU，还内嵌了DSP Core模块，其相应的系统级设计工具是EDK和Platform Studio，并依此提出了片上系统（System on Chip）的概念。通过PowerPC、Miroblaze、Picoblaze等平台，能够开发标准的DSP处理器及其相关应用，达到SOC的开发目 的。1.2.3 FPGA的基本特点(1)采用FPGA设计ASIC电路(专用集成电路)，用户不需要投片生产，就能得到合用的芯片。 (2)FPGA可做其它全定制或半定制ASIC电路的中试样片。 (3)FPGA内部有丰富的触发器和IO引脚。 (4)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 (5)FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。 1.2.4 FPGA配置模式FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。 如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。 例如，领先FPGA厂商Xilinx最近推出的Virtex-5系列采用65nm工艺，可提供高达33万个逻辑单元、1,200个I/O和大量硬IP块。超大容量和密度使复杂的布线变得更加不可预测，由此带来更严重的时序收敛问题。此外，针对不同应用而集成的更多数量的逻辑功能、DSP、嵌入式处理和接口模块，也让时钟管理和电压分配问题变得更加困难。 幸运地是，FPGA厂商、EDA工具供应商正在通力合作解决65nm FPGA独特的设计挑战。不久以前，Synplicity与Xilinx宣布成立超大容量时序收敛联合工作小组，旨在最大程度地帮助系统设计工程师以更快、更高效的方式应用65nm FPGA器件。设计软件供应商Magma推出的综合工具Blast FPGA能帮助建立优化的布局，加快时序的收敛，最近FPGA的配置方式已经多元化。1.2.5 FPGA的应用(1)电路设计中FPGA的应用连接逻辑，控制逻辑是FPGA早期发挥作用比较大的领域也是FPGA应用的基石事实上在电路设计中应用FPGA的难度还是比较大的这要求开发者要具备相应的硬件知识（电路知识）和软件应用能力（开发工具）这方面的人才总是紧缺的，往往都从事新技术，新产品的开发成功的产品将变成市场主流基础产品供产品设计者应用在不远的将来，通用和专用IP的设计将成为一个热门行业！搞电路设计的前提是必须要具备一定的硬件知识在这个层面，干重于学，当然，快速入门是很重要的，越好的位子越不等人电路开发是黄金饭碗 (2)产品设计把相对成熟的技术应用到某些特定领域如通讯，视频，信息处理等等开发出满足行业需要并能被行业客户接受的产品这方面主要是FPGA技术和专业技术的结合问题，另外还有就是与专业客户的界面问题产品设计还包括专业工具类产品及民用产品，前者重点在性能，后者对价格敏感产品设计以实现产品功能为主要目的，FPGA技术是一个实现手段在这个领域，FPGA因为具备接口，控制，功能IP，内嵌CPU等特点有条件实现一个构造简单，固化程度高，功能全面的系统产品设计将是FPGA技术应用最广大的市场，具有极大的爆发性的需求空间产品设计对技术人员的要求比较高，路途也比较漫长不过现在整个行业正处在组建首发团队的状态，只要加入，前途光明产品设计是一种职业发展方向定位，不是简单的爱好就能做到的！产品设计领域会造就大量的企业和企业家，是一个近期的发展热点和机遇 (3)系统级应用系统级的应用是FPGA与传统的计算机技术结合，实现一种FPGA版的计算机系统如用XilinxV-4, V-5系列的FPGA，实现内嵌POWERPCCPU, 然后再配合各种外围功能，实现一个基本环境，在这个平台上跑LINUX等系统这个系统也就支持各种标准外设和功能接口（如图象接口）了这对于快速构成FPGA大型系统来讲是很有帮助的。这种山寨味很浓的系统早期优势不一定很明显，类似ARM系统的境况但若能慢慢发挥出FPGA的优势，逐渐实现一些特色系统也是一种发展方向。若在系统级应用中，开发人员不具备系统的扩充开发能力，只是搞搞编程是没什么意义的，当然设备驱动程序的开发是另一种情况，搞系统级应用看似起点高，但不具备深层开发能力，很可能会变成爱好者，就如很多人会做网页但不能称做会编程类似以上是几点个人开发，希望能帮助想学FPGA但很茫然无措的人理一理思路。这是一个不错的行业，有很好的个人成功机会。但也肯定是一个竞争很激烈的行业，关键看的就是速度和深度当然还有市场适应能力。 1.2.6最新应用北京时间2010年12月30日消息，美英两国科学家联合开发了一款运算速度超快的电脑芯片，使当前台式机的运算能力提升20倍。 当前的个人电脑使用双核、4核、16核处理器来执行各项任务。如今，美英研究人员开发的中央处理器(CPU)将1000个内核有效集成于一个芯片上。这项突破或将在今后几年开启一个超高速运算的新时代，使家庭用户不再对运行缓慢的电脑系统感到沮丧。虽然速度更快，但由于新型“超级”电脑的能耗远低于当前电脑，所以更加环保。 研究人员采用了一种名为“现场可编程门阵列”(以下简称“FPGA”)的芯片，使得微晶片就像都含有数百万个晶体管一样，而晶体管则是任何电路的基本组成部分。不过，FPGA芯片可由用户安装到特定电路，它们的功能不是在出厂时就设定好的。这样一来，用户可以将晶体管划分成一个个“小群体”，要求每个“小群体”完成不同的任务。 通过在FPGA芯片内创建逾1000个微电路，研究人员便将这个芯片变成了1000个内核的处理器每个内核都可以遵照自己的指令工作。在测试中，FPGA芯片每秒能处理5GB的数据，处理速度大概相当于当前台式机的20倍。这项研究由英国格拉斯哥大学的韦姆范德堡韦德(Wim Vanderbauwhede)博士和美国马萨诸塞大学卢维尔分校的同行共同实施。 范德堡韦德说：“FPGA芯片没有应用于标准电脑上，原因是对FPGA芯片编程相当困难。FPGA芯片的处理能力强大，由于速度更快，能耗相当低，是我们更为环保的选择。”虽然当前市场上销售的电脑大多数内核超过一个，可以同时实施不同任务，但传统多核处理器只能共用一个存储源，这降低了运算速度。范德堡韦德的研究团队给每个内核分配一定量的专用存储空间，从而加快了处理器的运算速度。 一名用户坐在运算速度很慢的台式机前面，看上去一筹莫展。在测试中，FPGA芯片每秒能处理5GB的数据，处理速度大概相当于当前台式机的20倍 范德堡韦德博士说：“这只是初期概念验证研究，我们试图展示对FPGA编程的便捷方式，令其超高速处理的潜力可以更为广泛地应用于未来的运算器和电子设备上。虽然现有许多技术充分使用FPGA芯片，如等离子电视、液晶电视和电脑网络路由器，但它们在标准台式机上的应用却十分有限。 但是，我们看到，包括英特尔和ARM在内的一些厂商已经宣布将开发集成传统CPU与FPGA芯片的微晶片。我认为此类处理器会得到更广泛的应用，有助于在今后几年进一步提升电脑运算速度。”范德堡韦德希望在2011年3月应用重构运算国际研讨会上详细介绍他的研究发现。2 本文的主要结构和内容提要本文在深入研究基于前人所作的工作后，尝试利用等增益输出组合，判决反馈均衡以及非冗余纠错技术来提高GMSK调制的性能。以满足当今移动通信对通信设备小型化，低成本的需求。尽量简化设计方案减少复杂度，以期望降低今后利用数字信号处理器实现的难度。在引入GMSK概念之后，分别从时域一相位路径和频域一功率谱密度对GMSK信号进行了分析。阐述了由于预调制高斯低通滤波器带来的码间干扰的问题，介绍了差分编码技术。最后还具体介绍几种实用的GMSK调制器的实现方案。利用计算机仿真分析GMSK各种调制方案和无线传输环境下的性能。根据GMSK,MSK,PSK调制原理，在Matlab/FPGA环境下给出了三种方式的信号传输仿真模型，比较他们的各项性能，为后面的内容提供试验依据。论文的最后总结了课题研究过程中的主要工作、理论结论。3 GMSK信号及其调制方案3.1 概述首先对GMSK以及GMSK信号进行分析，解释了高斯预调制滤波器对GMSK信号的影响。同时还细化了具体实施中的几个问题。比如，高斯低通滤波器的设计，差分编码等。本文的一个主要工作是在深刻地理解GMSK信号的特性的基础上设计好的调制方案。最后列出了GMSK调制信号的几种实现方案。3.2 调制方式3.2.1 最小频移键控(MSK)MSK是连续相位频移键控(CPFSK)中的一种特殊的形式。其调制指数h=0.5，对于正交信号来说，MSK在一个码元时间T内产生最小的频率偏移(假设为相干解调)。MSK信号也可以视为利用正弦脉冲形成的交错四相相移键控(OQPSK)。为了满足无线通信的要求，一个成功的调制方案需要满足以下特性:（1）紧凑的输出功率谱；（2）适应C类非线性放大器；（3）对噪声和干扰有着较强的免疫性；（4）易于实现。MSK的许多性质都令人满意。这使得它很适合作为无线通信的调制方案。它也有自身的缺点，其功率谱密度的旁瓣较大。为了使得其的输出功率谱更加紧凑，下面我们引入预调制低通滤波器的概念。3.3 高斯最小移频键控（GMSK）为了使MSK信号的输出功率谱更紧凑，该预制低通滤波器应该满足以下条件：（1）带宽窄，且对高频分量锐截止；（2）具有较低的脉冲相应，用来防止过度的瞬间频率偏移；（3）能保持输出的脉冲响应曲线下面积对应于/2的相位。因此，GMSK采用满足以上条件的高斯地同滤波器作为脉冲形成滤波器。数据流通过高斯低通滤波器，然后再进行MSK调制。滤波器的带宽由时间带宽常数BT决定。1表明，在没有载波漂移以及邻道的带外辐射功率相对于总功率小于-60dB的情况下，选择BT=0.28比较适合于常规的（IEEE定义频段为3001,000MHz）的移动无线通信系统。预调制滤波器的引入使得信号的频谱更为紧凑，但是他同时在时域上展宽了信号脉冲，引入了码间干扰（ISI）。具体地说，与调制滤波器使得脉冲展宽，使得波形在时域上大于码元时间T，因此我们有时候将GMSK信号归入部分响应信号。高斯低通滤波器的脉冲响应h(t)可以表示为： (3-1)高斯低通滤波器的方波脉冲响应g(t)为： (3-2)其中矩形函数rect(x)定义为： (3-3)计算后，脉冲响应g(t)可以表示为： (3-4)其中，Q(t)为Q函数： (3-5)已调信号的相位写做： (3-6)其中是被调制的非零码（NRZ）。调制指数h=0.5。这保证在一个码元时间内的相位的最大改变量为。因此，GMSK信号的最终表达式为： (3-7)其中，为单位比特信号的能量，是随机初始相位。为了便于分析，通常情况下，我们可以假设=0。3.4 GMSK信号的分析公式4-2给出了GMSK信号的解析表达式。下文将具体针对其相位路径，功率谱密度，已调波占用带宽等几个方面进行分析。3.4.1 GMSK调制信号的相位路径由公式4-5我们不难看得出，GMSK信号的相位路径有脉冲响应波形的形状决定。换言之，一个码元内已调波相位变化的值取决于其间脉冲的面积。由于高斯低通滤波器的引入，导致脉冲波形在时域上的展宽，使得相邻脉冲之间有重叠，因此在决定一个码元内脉冲面积是需要考虑相邻码元的影响。这样，在不同的码流图案下，一个码元时间内脉冲的面积不同，对应的相位路径也不同。于是得到图2-2-A所示的不同码流对应的相应轨迹图。图中近似的认为脉冲的宽度为3T，脉冲波形的重叠只考虑相邻一个码元的影响。确定相位路径的规则是：（1）一个码元内向为变化增加还是减少，取决于这个码元内脉冲波形叠加后面积的正负极性。若面积为正，这相位增加，反之则减少。（2）一个码元内相位变化取决于这个码元内叠加后脉冲面积的大小。（以脉冲宽度为3T为例）当相邻3个码元为+1，+1，+1时，则一个码元相位增加/2；当相邻3个码元都为-1时，则一个码元内相位减少/2；在其他码流图下，由于正负极性抵消，叠加后的脉冲波面积比上述两种情况要小，即相位的变化小于/2。图4-1-B同时给出了GMSK信号和MSK信号的相位轨迹图。通过比较和分析我们可以下定性的结论：基带的脉冲形成技术平滑了MSK信号的相位曲线，因此稳定了信号的频谱变化，这将使得发射频谱上的旁瓣高度大大降低。下面我们通过对GMSK信号功率谱密度的研究来进行定量的分析。 （A）GMSK信号相位迹线图 （B）GMSK与MSK相位迹线图比较图4-1 GMSK与MSK的相位轨迹比较3.4.2 数字信号功率谱密度的研究令一个数字调相信号表示如下： (3-8)其中，是一个含有信息的随机过程，也就是相位路径。为初始相位（分析中可以将其设为0）。功率谱分析方法较多，且各有其特点以及用途。主要方法大抵有以下几种3：（1）直接傅立叶变换法。通过直接推求Z(t)截断信号的傅立叶变换获得其振幅谱。再运用符号统计的特征以及平稳随机过程的基本原理将其转化为功率谱。这是一种确定信号向随机信号谱分析过渡的直接而经典的方法。（2）相关函数法。利用维纳-辛欣定理利用自相关函数的估计值得傅立叶变换来获得功率谱。（3）转移概率法（信号流图法）。首先列出个符号的转移状态并计算出相应的转移概率矩阵，然后利用包含该转移概率的功率谱密度分析式直接计算其功率谱分布。（4）其他近代普估计法。最大熵法，最大似然谱估计法，自回归谱估计法等。上文介绍了直接法。该方法利用了带通信号Z(t)的截短形式直接求出Z(t)的双边功率谱度。GMSK信号的功率谱密度相同，随着BT常数的减小，旁瓣的衰落非常快。例如，当BT=0.5时，第一旁瓣比主瓣低20dB。这里我们再次指出，频谱的紧凑是一引入码间干扰，增加误码率为代价的。3.4.3 已调波占用带宽 在规定接收机所需要接受的已调波总功率的百分比的情况下，接收机带通滤波器所需的归一化带宽时间常数BT，就定义为已调波占用的带宽。表3-1显示当BT取不同值时，GMSK信号中包含给定百分比功率所占用的归一化带宽。BT90%99%99.8%99.99%0.20.520.790.991.220.250.570.861.091.370.50.691.041.332.08MSK0.781.202.766.00 表格3-1 GMSK信号占用的归一化带宽表3-1的物理意义十分清楚。当预调制滤波器的时间带宽常数BT以及已调波的总功率一定时，若要求接收机收到的功率越大，则其占用的带宽要求越宽，反之越窄；当接收机牵制前置检测滤波器的带宽BT一定时，发送端滤波器时间带宽常数BT越小，接收机越能够通过的已调波功率的百分比就越大。3.4.4 码间干扰ISI 矩形脉冲经过预调高斯低通滤波器的脉冲形成之后，脉冲在时间上延伸，每个码元的脉冲将延伸到相邻码元的时间间隔。这就会造成码间干扰，并导致接收机在检测一个码元时发生错误的概率增加。图4-2为BTb=0.3时，第K个码元与相邻两个码元在时域上输出得分解图。图中三段曲线分别代表第K-1,K,K+1个码元的时域波形。这里,高斯低通滤波器的输出是第K个码元时间内三个脉冲相应波形的线性叠加。这就是码间干扰。图3-2 高斯低通滤波器的时域分解（BT=0.3）可是，由式3-1得知高斯滤波器的传递函数不满足奈奎斯特准则，因此我们不能利用奈奎斯特准则消除码间干扰。因此，在希望得到的射频带宽和由于码间干扰造成的误码性能的下降之间的折衷，是选择高斯滤波器时面临的问题。尽管我们不能完全消除码间干扰，但是后面的章节我们将深入地讨论在接受端如何利用等增益合并，判决反馈均衡（DFE）以及非冗余纠错技术来尽可能的减少码间干扰的负面效应。3.5 GMSK调制器及其实现围绕着GMSK信号的产生，人们不断探寻，并且提出了多种地调制方式。其中包括：直接数字调频；环路（PLL）调制器，也就是在一个BPSK调制器后面跟随一个锁相环电路组成的相位平滑滤波器；利用数字波形生成器的正交调制器等。下文我们将具体分析GMSK调制器设计的几个方面：差分编码，高斯低通滤波器等。并对几种主要的实现方法进行介绍和比较。图3-3 GMSK调制器原理框图3.5.1 差分编码图3-3是直接数值调频方案的原理框图。首先对信息流进行差分编码，编码后的信号经过高斯低通滤波器脉冲形成之后，直接进行频率调制。差分编码将信息存储在相位得变化中，而不是相位得本身上。在有些情况下，在解调和检测的过程中使用的同步和载波恢复技术会产生的相位模糊。差分编码中信息由相位的差值来表示，因而克服了相位模湖带来得影响。但是这也使得误码率增加。因为，每一个比特的错误会失相邻的比特也出错。最终实际的误码率Pb(差分解码后)和解调前的误码率Pe之间的关系是。如果输入信号是一个二进制单极性序列，则编码序列定义为： (3-9)其中，i是比特序列的指数。解码序列定义为： (3-10)如果输入的数据是双极性或非归零（NRZ）二进制序列，则编码序列定义为： (3-11)这种编码方式也就是所谓的NRZ-1，相应的解码序列定义为： (3-12)图3-4-A为差分编码的实现框图。图4-4-B为码元序列为101110001011时，NRZ，NRZ-1以及上文中的差分编