EDA技术课程设计-数码相框.doc

第1页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书目目录录11前言前言.11.11.1序言序言.11.2设计背景.11.3设计特色.222总体方案设计总体方案设计.32.12.1方案设计以及论证方案设计以及论证.32.1.2方案一单片机解决方案.32.1.2方案二ARM9核心方案.32.1.3方案三：以FPGA等硬件为基础实现.42.3方案选择.43.3.单元模块电路设计单元模块电路设计.53.1各单元模块功能介绍及电路设计.53.1.1系统SD卡模块.53.1.2SDRAM控制模块.83.1.3FIFO模块.93.1.4VGA显示驱动模块.133.1.5PLL模块.153.2特殊器件介绍.163.2.1SDRAM存储器扩展芯片.163.2.2FPGA主控芯片.1744软件设计软件设计.184.14.1设计原理及设计原理及QQUARTUSUARTUSIIII介绍介绍.184.1.1设计原理.184.1.2QuartusII介绍.184.1.3结构设计图.184.2设计流程框图.2055系统调试与仿真系统调试与仿真.215.15.1SDSD卡模块的仿真卡模块的仿真.2166系统功能、指标参数系统功能、指标参数.226.16.1系统功能系统功能.226.26.2系统指标参数测试系统指标参数测试.226.2.1性能参数.226.2.2图片参数.2277设计总结设计总结.2388参考文献参考文献.24第2页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书9附录:原理图2511前言前言1.11.1序言序言数码相框是展示数码照片而非纸质照片的相框。数码摄影必然推动数码相框的发展，因为全世界打印的数码相片不到35%。数码相框通常直接插上相机的存储卡展示照片，当然更多的数码相框会提供内部存储空间以接外接存储卡功能。数码相框就是一个相框，不过它不再用放进相片的方式来展示，而是通过一个液晶的屏幕显示，它可以通过读卡器的接口从SD卡获取相片，并设置循环显示的方式，比普通的相框更灵活多变，也给现在日益使用的数码相片一个新的展示空间。数码相框是观看和分享数码照片的专用设备。其基本原理：外观采用普通相框的造型，把原来相框中间的照片部分换成液晶显示屏，配上电源，存储介质等，可以直接播放数码照片，使得同一个相框内可以循环播放照片，比普通相框的单一功能更有优势。数码相框由三大部件组成：LCD液晶屏、PCB电路板和外框。其中PCB电路板是数码相框的核心，因为它包含必须的软件。数码相框是时尚的电子消费品、也是家庭必备的装饰品。继承了数码的时尚和相框的温情，用途十分广泛。该设计既是时尚的消费电子，也可以是家庭必备的装饰品，可以作为纪念品，礼品、车载、数码摄影器材、随身个性饰品等。也可当作精美的艺术画框和相框，可摆放在柜台桌面，也可挂墙当作壁画，同时也可作为动态及静态广告机。适用于所有的大众，随着普遍性，一定会出现越来越多有意思的创意应用，为我们的平淡的生活带来无穷的乐趣。1.21.2设计背景设计背景随着社会的发展和物质水平的提高，人们对于精神世界的追求也得到大幅度的改善。迎合现在市场的所需，消费电子的设计新增了人性化的元素。该设计理念源于提高人们生活的幸福指数。在传统意义上，人们往往用冲印出来的相片记录生活中美好的瞬间。而伴着电子行业的发展，足以用数码形式将其取代，同时还可以将静态图片提升为动态的视频短片，携带方便，存储时间长远，满足于人们的需求，同时也是一种节约型、环保型的构想。FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。DE2平台。内含35000个逻辑单元，内部功能模块丰富，为实现SOPC提供了强大的支持和保障。同时，SD卡接口，USB主从控制器，SDRAM、FLASH存储扩展芯片，为该创意设计提供了很好支持，便于很好的开发。第3页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书TFT（ThinFilmTransistor）薄膜晶体管，它可以做到高亮度、高对比度、高速度、高分辨率显示存储信息，是目前最好的LCD彩色显示设备之一，逐渐取代传统的点阵显示器，成为主流显示设备。TFT寻址的LCD显示器以其大容量、高清晰度和全彩色的视频显示成为液晶乃至整个平板显示的主导技术。作为现在市场成熟的移动存储接口，无疑想到了USB和SD卡。USB接口具有很快的传输速度，支持热插拔以及连接多个设备的特点，目前已经在各类外部设备中广泛的被采用；SD卡是一种基于半导体快闪记忆器的新一代记忆设备，它被广泛地于便携式装置上使用，传输速度快，大容量存储，携带方便，兼容性强，使用广泛。1.31.3设计特色设计特色本设计充分利用EDA技术，采用Altera的Quartus全新开发概念，具有以下几个方面的特点：1、成本低廉，携带方便，供电方式简单，可以做到量产。2、软硬件协同设计，减少开发周期，系统规模小，功能齐全。DE2平台提供了SDRAM、SRAM、FLASH、SD卡接口，具有丰富的存储介质，很好的做到功能模块化，流水线操作，保障系统的运行速度。3、这款AlteraFPGA逻辑资源丰富，配置器件齐全，开发范围广泛，热插拔式的存储介质深入赢得市场。高速的运行速度和强大的数据处理能力保障了系统的正常工作和稳定性。4、整体设计来讲，打破了原有的照片冲印显示图片的模式，节约资源，并且环保。具有很好的市场前景，同时外观时尚精美。5、从扩展方面来讲，还可以做到播放MP3、MP4、幻灯图片，阅读电子书、设置闹钟备忘录等功能。第4页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书22总体方案总体方案设计设计2.12.1方案设计以及论证方案设计以及论证2.1.2方案一单片机解决方案以单芯片的解决方案，以ESSAMLOGICMPX等芯片设计为代表，PHILIPSONY等品牌厂商也以该方式为主。该方案的架构如图2-1-1所示：主芯片系统相片输出外围设备存储卡图2-1-1单芯片方案图该方案的结构简单，成本低，芯片功能强大，多媒体的编解码速度快。但是可扩展的余地不足对读卡部分，某些方案使用硬件实现，不能支持新类型的卡应客户要求的二次开发不方便。2.1.2方案二ARM9核心方案以ARM9等强大的CPU为核心，以WINCELinux等操作系统为软件核心架构系统，如图2-1-2所示：存储卡ARM系统相片输出外围设备图2-1-2ARM系统方案此方案以ARM如S3C2410、IntelXscale等强大的嵌入式CPU为架构，速度在200M-300MHZ。嵌入WINCE、Linux等操作系统，实现多媒体的编解码。系统芯片功能强大，实现的功能多，对于新的多媒体格式支持好，只需要安装更新的软件，硬件电路简单，二次开发容易实现。但是该方案成本较大，该类强大的CPU一般使用在PDA等嵌入式领域；比较耗电，功耗较高，使用软件解码，功耗与频率相关性很大。第5页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书2.1.3方案三：以FPGA等硬件为基础实现这种方案，是以FPGA硬件来实现，这种解决方式的结构如图2-1-3所示：系统时钟与复位SDRAM控制器模块LCD显示驱动模块写SDRAM缓存FIFO模块BMP色彩表模块读SDRAM缓存FIFO模块SPI时序产生SD卡控制模块图2-1-3FPGA硬件方案该方案全部采用FPGA硬件完成，其中包括SD卡模块，SDRAM控制模块，FIFO控制模块，LCD驱动模块。SD卡作为外部存储媒介，该模块完成SD卡的初始化、命令发送、数据读取等。从SD卡中读取的BPM图片色彩表数据缓存到BMP色彩表中，读出的图片数据被送入写SDRAM缓存的FIFO模块中，通过SDRAM模块完成高速的缓冲，提高显示的刷频率。TFTLCD显示器实时的从SDRAM中读取数据进行图片循环显示。2.32.3方案选择方案选择综合考虑以上方案，我们选择了方案三。该方案成本低廉，携带方便，供电方式简单可以做到量产。该方案的所有功能全部使用FPGA来实现，系统规模小，FPGA流水线操作，很好的保障系统运行所需要的频率。FPGA逻辑资源丰富，配置器件齐全，开发范围广泛，热插拔式的存储介质深入赢得市场。高速的运行速度和强大的数据处理能力保障了系统的正常工作和稳定性。第6页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书3.3.单元模块电路设计单元模块电路设计本节主要介绍系统各单元模块的具体功能、电路结构、工作原理、以及各个单元模块之间的联接关系；同时本节也会对相关电路中的参数计算、元器件选择、以及核心器件进行必要说明。3.13.1各单元模块功能介绍及电路设计各单元模块功能介绍及电路设计本系统主要分为5个单元模块，它们分别是：系统时钟与复位模块、SD卡相关模块、数据流控制模块、SDRAM控制器模块以及VGA显示驱动模块。各单元模块功能及相关电路的具体说明如下。3.1.1系统SD卡模块其中包含两个子模块：SD卡控制模块完成SD卡的一些基本控制，例如上电初始化，命令发送，数据读取；SPI时序产生模块主要控制FPGA和SD卡之间的数据和命令的传输。SD卡通信可以是SD模式或者SPI模式，该工程使用了SD卡的SPI模式进行通信。SD卡在总线模式中唤醒，在接受复位命令时如果CS信号有效，那么将进入SPI模式。如果SD卡人物SD总线模式是必须的，那么它不会对命令做出响应并继续保持SD总线模式。如果需要SPI模式，SD卡将切换到SPI模式并发出SPI模式下的R1响应。返回SD总线模式唯一的方法是重新给SD卡上电。在SPI模式下，SD卡协议状态不被检测。所有在SD总线模式下支持的命令在SPI模式下也是可用的。SPI模式下默认的命令结构协议检测关闭。随着SD卡在SD总线模式下上电，0必须紧跟着第7页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书一个有效的CRC字节。一旦在SPI模式下，默认将关闭。Verilog部分代码：always(posedgeclkornegedgerst_n)if(!rst_n)cnt8=5d0elseif(spi_tx_en|spi_rx_en)beginif(cnt85d18)cnt8=cnt8+1b1SPI工作使能else计数到18停止，等待撤销spi使能endelsecnt8=5d0SPI关闭，计数停止SPI时钟信号产生regspi_clkrSPI时钟信号，由主机产生always(posedgeclkornegedgerst_n)if(!rst_n)spi_clkr5d1cnt85d18)spi_clkr=spi_clkr在cnt8处于2-17时SPI时钟有效翻转assignspi_clk=spi_clkrSPI主机输出数据控制regspi_mosirSPI主机输出从机输入数据信号always(posedgeclkornegedgerst_n)if(!rst_n)spi_mosir=1b1elseif(spi_tx_en)begincase(cnt84:1)主机发送8bit数据4d1:spi_mosir=spi_tx_db7发送bit74d2:spi_mosir=spi_tx_db6发送bit64d3:spi_mosir=spi_tx_db5发送bit54d4:spi_mosir=spi_tx_db4发送bit44d5:spi_mosir=spi_tx_db3发送bit34d6:spi_mosir=spi_tx_db2发送bit24d7:spi_mosir=spi_tx_db1发送bit14d8:spi_mosir=spi_tx_db0发送bit0default:spi_mosir=1b1spi_mosi没有输出时应保持高电平endcaseendelsespi_mosir=1b1spi_mosi没有输出时应保持高电平第8页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书assignspi_mosi=spi_mosir-SPI主机输入数据控制reg7:0spi_rx_dbrSPI主机输入从机输出数据总线寄存器always(posedgeclkornegedgerst_n)if(!rst_n)spi_rx_dbr=8hffelseif(spi_rx_en)begincase(cnt8)主机接收并锁存8bit数据5d3:spi_rx_dbr7=spi_miso接收bit75d5:spi_rx_dbr6=spi_miso接收bit65d7:spi_rx_dbr5=spi_miso接收bit55d9:spi_rx_dbr4=spi_miso接收bit45d11:spi_rx_dbr3=spi_miso接收bit35d13:spi_rx_dbr2=spi_miso接收bit25d15:spi_rx_dbr1=spi_miso接收bit15d17:spi_rx_dbr0=spi_miso接收bit0default:endcaseendassignspi_rx_db=spi_rx_dbrassignspi_tx_rdy=(cnt8=5d18)SPI数据发送完成标志位，高有效assignspi_rx_rdy=(cnt8=5d18)SPI数据接收完成标志位，高有效第9页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书3.1.2SDRAM控制模块对控制器内部的逻辑功能做细分，将其划分为多个字模块来实现。SDRAM-CTRL是SDRAM状态控制模块，该模块主要完成SDRAM的上电初始化以及定时刷新、读写控制等状态的变迁。它的内部设计了2个状态机，一个拥有上电初始化的状态控制，另一个则用于正常工作时的状态控制。SDRAM-是SDRAM命令模块，该模块根据SDRAM-CTRL模块的不同状态指示输出相应的SDRAM控制命令和地址。SDRAM-WR-DATA是SDRAM数据读写模块，该模块同意是根据SDRAM-CTRL模块的状态指示完成SDRAM数据总线的控制SDRAM的数据读写都在该模块内完成。Verilog部分代码将待写入数据送到SDRAM数据总线上always(posedgeclkornegedgerst_n)if(!rst_n)sdr_din=16d0突发数据写寄存器复位elseif(work_state=W_WRITE)|(work_state=W_WD)sdr_din=sys_data_in连续写入存储在wrFIFO中的256个16bit数据产生双向数据线方向控制逻辑always(posedgeclkornegedgerst_n)if(!rst_n)sdr_dlink=1b0elseif(work_state=W_WRITE)|(work_state=W_WD)sdr_dlink=1b1elsesdr_dlink=1b0assignsdram_data=sdr_dlinksdr_din:16hzzzz数据读出控制reg15:0sdr_dout突发数据读寄存器第10页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书将数据从SDRAM读出always(posedgeclkornegedgerst_n)if(!rst_n)sdr_dout9d0)(cnt_clk9d10)sdr_dout=sdram_data连续读出8B的16bit数据存储到rdFIFO中assignsys_data_out=sdr_dout3.1.3FIFO模块图片数据部分送入写SDRAM缓存的FIFO模块，完成高速数据的缓冲。在读FIFO的数据。在本图像处理器中采用了两个异步FIFO，在视频的前向通道和后向通道之间分别加人了两个异步FIFO。前向通道的FIFO主要对经AD变换的数据缓冲，后向通道的FIFO主要对DA变换的数据缓冲异步FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟(WR_CLK)和读时钟(RD_CLK)、与写时钟同步的写有效(WREN)和写数据(WR_DATA)、与读时钟同步的读有效RDEN和读数据(RD_DATA)o为了实现正确的读写和避免FIFO的上溢或下溢，通常还应该给出与读时钟和写时钟同步的FIF0的空标志(EMPTY)和满标志(FULL)以禁止读写操作图像处理器中的FIFO为双向异步FIFO，深度为6K宽度为8bitsBPM图片表数据缓存到bpm色彩表模块中Verilog部分源代码always(posedgeclk_100mornegedgerst_n)if(!rst_n)vga_validr=1b0elsevga_validr=9d256)FIFO（256个16bit数据）即发出写SDRAM请求信号assignsdram_rd_req=(rdf_use9d480)vga_validrVGA显示有效且FIFO半空（256个16bit数据）即发出读SDRAM请求信号sdram读写响应完成标致捕获regsdwrackr1sdwrackr2sdram_wr_ack寄存器regsdrdackr1sdrdackr2sdram_rd_ack寄存器锁存两拍sdram_wr_ack，用于下降沿捕获always(posedgeclk_100mornegedgerst_n)if(!rst_n)beginsdwrackr1=1b0sdwrackr2=1b0endelsebeginsdwrackr1=sdram_wr_acksdwrackr2=sdwrackr1endwireneg_sdwrack=sdwrackr1sdwrackr2下降沿标志位，高有效一个时钟周期always(posedgeclk_100mornegedgerst_n)锁存两拍sdram_rd_ack用于下降沿捕获if(!rst_n)beginsdrdackr1=1b0sdrdackr2=1b0endelsebeginsdrdackr1=sdram_rd_acksdrdackr2=sdrdackr1endwireneg_sdrdack=sdrdackr1sdrdackr2下降沿标志位，高有效一个时钟周期sdram读写地址产生逻辑reg13:0sys_wrabrsdram写地址寄存器对应sdram_addr21:8reg16:0sys_rdabrsdram读地址寄存器对应sdram_addr21:5sdram写地址产生always(posedgeclk_100mornegedgerst_n)if(!rst_n)sys_wrabr=14d0elseif(sdwrad_clr)sys_wrabr=14d0写入地址复位，重新写入新图片数据第12页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书elseif(neg_sdwrack)sys_wrabr=sys_wrabr+1b1一次写入完成后地址递增8reg4:0cnt250-99计数器always(posedgeclk_100mornegedgerst_n)if(!rst_n)cnt25=5d0elseif(!vga_validr)cnt25=5d0elseif(neg_sdrdack)beginif(cnt255d24)cnt25=cnt25+1b1elsecnt25=5d0endsdram读地址产生always(posedgeclk_100mornegedgerst_n)if(!rst_n)sys_rdabr=17d0elseif(!vga_validr)sys_rdabr=17d14975从末-800地址读数据elseif(neg_sdrdack)beginif(cnt25=5d24)sys_rdabr=sys_rdabr-17d49elsesys_rdabr=sys_rdabr+1b1一次读出完成后地址递增endassignsys_wraddr=sys_wrabr8h00assignsys_rdaddr=sys_rdabr5d0sd卡读出数据写入SDRAM_wrfifo或者vgaramreg10:0cnt78计数到1078cnt78计数0-53（SD数据不缓存）和54-1077（SD数据表译码），1078计数停止（SD数据写入SDRAM）always(posedgeclk_50mornegedgerst_n)if(!rst_n)cnt78=11d0elseif(sdwrad_clr)cnt78=11d0重新下一幅图片elseif(cnt7811d1078)wrf_wrreq)cnt7811d53)(cnt7811d1078)wrf_wrreqSD接收数据写入VGA色彩表RAMwirebmpsd_wren=(cnt78=11d1078)wrf_wrreqSD接收数据存储到SDRAM例化SDRAM写入数据缓存FIFO模块例化SDRAM读出数据缓存FIFO模块wire15:0rdf_doutsdram数据读出缓存FIFO输出数据总线例化256字节RAM存放BMP图片的色彩表译码数据reg7:0rr_dinRAM输入数据第13页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书wire7:0rr_doutRAM输出数据wire7:0rr_addrRAM读写地址BMP色彩表数据译码以及写使能信号产生reg1:0cnt4四字节数据寄存器always(posedgeclk_50mornegedgerst_n)if(!rst_n)cnt4=2d0elseif(sdwrad_clr)cnt4=2d0重新下一幅图片elseif(bmpvt_wren)cnt4=cnt4+1b14字节色彩表译码BMP色彩表用4个字节表示一个色彩，这里我们只取其中有用的数据拼凑成1个字节保存即可。always(posedgeclk_50mornegedgerst_n)if(!rst_n)rr_din=8d0elseif(bmpvt_wren)begincase(cnt4)2d0:rr_din7:6=wrf_din7:62blue-2blue2d1:rr_din5:3=wrf_din7:53green-3green2d2:rr_din2:0=wrf_din7:53red-3reddefault:endcaseendwirerr_wr=bmpvt_wren(cnt4=2d3)vgaRAM写使能信号BMP色彩表读写地址产生reg7:0rr_wraddrvgaRAM写入地址产生always(posedgeclk_50mornegedgerst_n)if(!rst_n)rr_wraddr=8d0elseif(sdwrad_clr)rr_wraddr=8d0重新下一幅图片elseif(rr_wr)rr_wraddr=rr_wraddr+1b1assignrr_addr=(cnt7811d1078)rr_wraddr:rdf_dout7:0assigndis_data=rr_dout译码后的显示数据第14页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书3.1.4VGA显示驱动模块CPLDFPGA实现VGA彩色显示控制器在工业现场中有许多应用。以硬件描述语言VHDL对可编程器件进行功能模块设计、仿真综合，可实现VGA显示并实现了动画效果。VGA作为一种标准的显示接口得到了广泛的应用。VGA在任何时刻都必须工作在某一显示模式之下，其显示模式分为字符显示模式和图形显示模式。而在应用中，讨论的都是图形显示模式。VGA的图形模式分为三类:CGA、EGA兼容的图形模式标准的VGA图形模式VGA扩展图形模式。后两种图形模式统称为VGA图形模式。文中基于标准VGA模式来实现。工业标准的VGA显示模式为:64048016色60hz。常见的彩色显示器一般都是由CRT(阴极射线管)构成，每一个像素的色彩由R(红，Red)、G(绿，Green)、B(蓝，Blue)三基色构成。显示时采用的是逐行扫描的方式。由VGA显示模块产生的水平同步信号和垂直同步信号控制阴极射线管中的电子枪产生电子束，轰击涂有荧光粉的屏幕，产生RGB三基色，于显示屏上合成一个彩色像素点。图3表示的是VGA显示模块与CRT显示器的控制框图。电子束扫描一幅屏幕图像上的各个点的过程称为屏幕扫描。现在显示器都是通过光栅扫描方式来进行屏幕扫描。在光栅扫描方式下，电子束按照固定的路径扫过整个屏幕，在扫描过程中通过电子束的通断强弱来控制电子束所经过的每个点是否显示或显示的颜色。电子枪在VGA显示模块产生的行同步、场同步等控制信号的作用下进行包括水平扫描、水平回扫、垂直扫描、垂直回扫等过程。光栅扫描的路径通常为:从上到下扫过每一行，在每一行中从左到右地进行扫描。其过程如下:电子束从屏幕左上角开始向右扫，当到达屏幕的右边缘时，电子束关闭(水平消隐)，并快速返回屏幕左边缘(水平回扫)，然后在下一条扫描线上开始新的一次水平扫描。一旦所有的水平扫描均告完成，电子束在屏幕的右下角结束并关闭(垂直消隐)，然后迅速返回到屏幕的左上角(垂直回扫)，开始下一次光栅扫描。第15页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书Verilog部分源代码always(posedgeclkornegedgerst_n)if(!rst_n)x_cnt=11d0elseif(!disp_ctrl)x_cnt=11d0关显示elseif(x_cnt=11d1039)x_cnt=11d0elsex_cnt=x_cnt+1b1x坐标计数always(posedgeclkornegedgerst_n)if(!rst_n)y_cnt=10d0elseif(!disp_ctrl)y_cnt=10d0关显示elseif(y_cnt=10d665)y_cnt=10d0elseif(x_cnt=11d1039)y_cnt=y_cnt+1b1y坐标计数有效显示标志位产生regvalid_yr行显示有效信号regvalid_ralways(posedgeclkornegedgerst_n)if(!rst_n)valid_yr=1b0elseif(y_cnt=10d31)valid_yr=1b1行有效显示区elseif(y_cnt=10d631)valid_yr=1b0wirid有效显示区标志always(posedgeclkornegedgerst_n)if(!rst_n)valid_r=1b0elseif(x_cnt=11d187)valid_r=1b1列有效显示区elseif(x_cnt=11d987)valid_r=1b0assignvalid=valid_rvalid_yrVGA有效显示区标志位VGA场同步行同步信号reghsync_rvsync_r同步信号always(posedgeclkornegedgerst_n)if(!rst_n)hsync_r=1b1elseif(x_cnt=11d0)hsync_r=1b0产生hsync信号elseif(x_cnt=11d120)hsync_r=1b1always(posedgeclkornegedgerst_n)if(!rst_n)vsync_r=1b1elseif(y_cnt=10d0)vsync_r=1b0产生vsync信号elseif(y_cnt=10d6)vsync_r=11d183)(x_cnt10d30)(y_cnt=10d30)(y_cnt=10d630)VGA色彩信号产生reg7:0vga_rgbVGA色彩显示寄存器always(posedgeclk)if(!valid)vga_rgb=8d0elsevga_rgb=dis_datargb控制液晶屏颜色显示assignvga_r=vga_rgb2:0assignvga_g=vga_rgb5:3assignvga_b=vga_rgb7:63.1.5PLL模块PLL，即锁相环。简单的理解，给PLL一个时钟输入，然后经过PLL内部的处理以后，在PLL的输出端口就可以得到一定范围的时钟频率。PLL之所以应用广泛，是因为从其输出得到的时钟不仅从频率和相位上比较稳定，而且时钟网络延时也相比内部逻辑产生的分频时钟要小得多。输出两个时钟内部SDRAM控制器工作的100MHZ，外部SDRAM使用有一定移相（-72）的100MHZ时钟频率。第17页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书3.23.2特殊器件介绍特殊器件介绍3.2.1SDRAM存储器扩展芯片S_A0S_A1S_A2S_A3S_A4S_A5S_A6S_A7S_A8S_A9S_A10S_A11S_DB0S_DB1S_DB2S_DB3S_DB4S_DB5S_DB6S_DB7S_DB8S_DB9S_DB10S_DB11S_DB12S_DB13S_DB14S_DB15S_CLKS_BA0S_BA1S_nCASS_CKES_nRASS_nWES_nCSS_LDQMS_UDQM+3V3VDD1DQ02VDDQ3DQ14DQ25GND6DQ37DQ48VDDQ9DQ510DQ611GND12DQ713VDD14LDQM15WE16CAS17RAS18CS19BA020BA121A1022A023A124A225A326VDD27GND28A429A530A631A732A833A934A1135NC36CKE37CLK38UDQM39NC40GND41DQ842VDDQ43DQ944DQ1045GND46DQ1147DQ1248VDDQ49DQ1350DQ1451GND52DQ1553GND54IC2HY57V641620DGND图3-2-1SDRAM连接图该同步动态随机存储器(SDRAM)选用的芯片型号为HY57V641602，4Banksx1Mbitsx16。其上电初始化的步骤一般为：等待200微秒，这是SDRAM的输入稳定期；所有L_BANK预充电；完成至少8个预刷新周期；模式寄存器设置（MSR），完成SDRAM读写相关的配置。状态图如3-2-2.图3-2-2SDRAM初始状态图第18页基于基于FPGAFPGA对对SDSD卡读取控制卡读取控制TFTTFT显示系统设计说明书显示系统设计说明书3.2.2FPGA主控芯片目前的主流FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。如图1-1所示（注：图1-1只是一个示意图，实际上每一个系列的FPGA都有其相应的内部结构），FPGA芯片主要由7部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。选用芯片如图3-2-2。A1A2A3A4A5A6A7INT0INT1T0T1TXDRXDRDWRABCDEFGDPLED1LED2LED3LED41302_IOLED51302_CLKLED61302_RSTLED70832_CLKLED80832_D0832_CSU5_DIU5_DOU5_CSU5_CLKU4_SDAU4_SCLIO_138IO_140D0D1D2D3D4D5D6D7A0K1K2K3K4K5K6K7K8Bit1Bit2Bit3Bit4Bit5Bit6Bit7Bit8IO3IO4IO7IO8IO9IO24IO25IO26IO27IO28IO30IO31IO32IO40IO41IO42IO43IO44IO45IO47IO48IO51IO52IO53IO55IO57IO58IO59IO60IO63IO64IO65IO67IO69IO70IO71IO72IO73IO74IO75IO76IO79IO80IO81IO86IO87IO92IO93IO94IO96IO97IO99IO100IO101IO103IO104IO112IO113IO114IO115IO118IO119IO120IO121IO122IO125IO126IO129IO132IO133IO1