时序逻辑电路-时序I.ppt

第4章 时序逻辑电路,4-1 时序电路概述,4-2 触发器,4-3 时序电路的分析与设计,4-4 寄存器,4-5 计数器,4-6 顺序脉冲发生器,移位寄存器,普通寄存器,单向移位寄存器,双向移位寄存器,4.4 寄 存 器,4.4.1 寄存器的分类,一、由D触发器构成的并行寄存器,4.4 寄 存 器,4位的并行寄存器如何实现？如何从寄存器取出数据？,中规模寄存器74LS174,六个D触发器构成,（1）逻辑电路,4.4 寄 存 器,D0D5： Data Inputs；Q0Q5： Data Outputs CP：Clock (Active HIGH Going Edge) Input MR： Master Reset (Active LOW) Input,（2）74LS174引脚连接及其封装图,4.4 寄 存 器,74LS174,74LS174J,74LS174N,74LS174D,（3）74LS174逻辑符号和逻辑功能,4.4 寄 存 器,TRUTH TABLE,（4）74LS174电气特性 参考相关资料,用JK触发器组成的4位移位寄存器,4.4 寄 存 器,电路中每个JK触发器连接成何种触发器？,由D触发器组成的 并行、串行输入、串行输出的移位寄存器,4.4 寄 存 器,8D锁存器,4.4 寄 存 器,4.4 寄 存 器,双向移位寄存器,4.4 寄 存 器,双向移位寄存器,以触发器FF0、FF1为例，其数据输入端D的逻辑表达式分别为,当S=1时，D0=DSR，D1=Q0，即FF0的D0端与右移串行输入端DSR连通，FFl的D1端与Q0连通，在时钟脉冲CP作用下，由DSR端输入的数据将作右向移位。 反之，当S=0时，D0=Q1，D1=Q2，在时钟脉冲CP作用下，Q2、Q1的状态将作左向移位,4.4 寄 存 器,集成移位寄存器74194,4.4 寄 存 器,74194功能表,第1行表示寄存器异步清零,第2行表示当RD=1，CP=1（或0）时，寄存器处于原来状态,第3行表示为并行输入同步预置数,第4、5行为串行输入左移,第6、7行为串行输入右移,第8行为保持状态,仿真实验2,移位寄存器的应用,4.5.1 计数器的分类,按进位方式，分为同步和异步计数器,按进位制，分为模二、模十和任意模计数器,按逻辑功能，分为加法、减法和可逆计数器,按集成度，分为小规模与中规模集成计数器,用来计算输入脉冲数目,4.5 计数 器,4.5.2 串行（移位寄存器型）计数器,4.5 计数 器,一、二进制串行计数器,二、环形计数器,三、扭环形计数器,一、 二进制串行计数器,由各种类型的触发器所构成的串行计数器的基本单元,4.5 计数 器,二进制串行计数器连接规律加1计数器,上升沿触发的触发器：CLKi = Qi-1 下降沿触发的触发器：CLKi = Qi-1 最低位的触发器： CLK1 = CLK (外加计数脉冲),4.5 计数 器,时钟表达式：,驱动方程：,状态方程：,状态表：,4.5 计数 器,状态图,4.5 计数 器,时序图,4.5 计数 器,二进制串行计数器连接规律减1计数器,前沿触发的触发器：CLKi = Qi-1 后沿触发的触发器：CLKi = Qi-1 最低位的触发器： CLK1 = CLK (外加计数脉冲),4.5 计数 器,时钟表达式：,驱动方程：,状态方程：,状态表：,4.5 计数 器,状态图,4.5 计数 器,时序图,4.5 计数 器,二进制串行计数器的模数M2n,3位二进制同步加法（减法）计数器的设计见P195 例4-6,二、环形计数器（模数M=n）,4.5 计数 器,4.5 计数 器,需要通过预置的方法选择合适的循环。,1. 是否有自启动功能？,2. 三位环形计数器的状态图共有几种循环？,3. 如何实现自启动？ 参考P212图4-85设计之,4.5 计数 器,电路特点： 1. 结构简单； 2. 有效循环状态仅有一个“1”或“0”，可用于产生时序脉冲； 3. 有效循环的状态数少，状态利用率低。,三、扭环形计数器,4.5 计数 器,000,扭环形计数器有自启动功能吗？,4.5 计数 器,思考题：如果要实现自启动功能，如何修改设计？画出电路图并用仿真实验验证之。,正确答案：,正确答案：,4.5.3 中规模计数器,三、中规模异步计数器,二、四位二进制可逆计数器,一、四位二进制同步计数器,（一）四位二进制同步计数器74161,四个主从J-K触发器构成 D A: 高位低位 CLK: 时钟输入，上升沿有效 CLR: 异步清零，低电平有效 LOAD: 同步预置，低电平有效 QD QA: 高位低位 P、T：使能端，多片级联,1、逻辑符号,二进制同步计数器,74161逻辑功能表,二进制同步计数器,异步清零,同步置数,(1) 异步清除：当R=0，输出“0000”状态。与CP无关,(2) 同步预置：当R=1，LD=0，在CP上升沿时， 输出端即反映输入数据的状态,(3) 保持：当R=LD=1时，各触发器均处于保持状态,(4) 计数：当LD = R = P= T = 1时，按自然二进制计数。若初态为0000，15个CP后，输出为“1111”，进位QCC = QAQBQCQD =1；第16个CP作用后，输出恢复到初始的0000状态， QCC = 0,2、功能,二进制同步计数器,74161 逻辑功能表,74163 逻辑功能表,（二）四位二进制同步计数器74163,二进制同步计数器,同步清零,采用同步清零方式。 当R=0时，只有当CP 的上升沿来到时, 输出QDQCQBQA 才被全部清零,1、外引线排列和74161相同,2、置数，计数，保持等功能与74161相同,3、清零功能与74161不同,二进制同步计数器,（三）74161/74163功能扩展, 连接成任意模M 的计数器,1、同步预置法,2、反馈清零法,3、多次预置法,二进制同步计数器,态序表 计数 输 出 N QD QC QB QA 0 0 1 1 0 1 0 1 1 1 2 1 0 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1,例1:设计M=10 计数器,1.同步预置法,方法1：采用后十种状态,0 1 1 0,0 1 1 0,0,二进制同步计数器,其它进制计数器应做哪些改动？,态 序 表 计数 输 出 N QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1,例1:设计M=10 计数器,方法二：采用前十种状态,0 0 0 0,1 0 0 1,0,0 0 0 0,二进制同步计数器,例2: 同步预置法设计 M=24 计数器,0 0 0 1,1 0 0 0,0,1 0 0 0,0 0 0 0,（24）10=（11000）2,需 两 片,初态为：0000 0001,终态：00011000,1、同步预置法,2、反馈清零法,3、多次预置法,（三）74161/74163功能扩展, 连接成任意模M 的计数器,二进制同步计数器,态序表 N QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0,2.反馈清零法,例1: 分析图示电路的功能,0,0 0 0 0,二进制同步计数器,请关注：74161的清零功能,模X的计数器？,态序表 N QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1,例2: 组成模9计数器,0,0 0 0 0,二进制同步计数器,态序表 N QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0,采用74163实现M=13 计数器,0,0 0 0 0,二进制同步计数器,1、同步预置法,2、反馈清零法,3、多次预置法,（三）74161/74163功能扩展, 连接成任意模M 的计数器,二进制同步计数器,M=10 计数器,态序表 N QD QC QB QA 0 0 0 0 0,3.多次预置法,例1:分析电路功能,2 0 1 0 1 3 0 1 1 0 4 0 1 1 1 5 1 0 0 0,7 1 1 0 1 8 1 1 1 0 9 1 1 1 1,1 0 1 0 0,6 1 1 0 0,二进制同步计数器, 连接成任意模M 的计数器,1、接成M16的计数器,2、接成M16的计数器,（二） 74193功能扩展,二、四位二进制可逆计数器74193,可逆计数器,态序表 N QD QC QB QA 0 0 1 1 0 1 0 1 1 1 2 1 0 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1,例1：用74193设计M=9 计数器,方法一:采用异步预置、加法计数,接成M16的计数器,0 1 1 0,0 1 1 0,方法二:采用异步预置、减法计数,态序表 N QDQCQBQA 0 1 0 0 1 1 1 0 0 0 2 0 1 1 1 3 0 1 1 0 4 0 1 0 1 5 0 1 0 0 6 0 0 1 1 7 0 0 1 0 8 0 0 0 1 9 0 0 0 0,1 0 0 1,1 0 0 1,例1：用74193设计M=9 计数器,接成M16的计数器,注意时钟输入端的变化,例1:用74193设计M=147 计数器,方法一:采用异步清零、加法计数,M = (147)10 =(10010011)2 需要两片CT74193,1 0 0 1,1 1 0 0,0 0 0 0,0 0 0 0,接成M16的计数器,方法二:采用减法计数 异步预置利用QCB端,M = (147)10 =(10010011)2,1 0 0 1,1 1 0 0,1 1 0 0,1 0 0 1,例1:用74193设计M=147 计数器,接成M16的计数器,三、异步计数器 74290,异步计数器74290,(1) 触发器A：模2 CPA入QA出 (2) 触发器B、C、D：模5异步计数器 CPB 入QD QB出 CPA、CPB: 时钟输入端 R0(1)、R0(2): 直接清零端 S9(1)、S9(2) : 置9端 QD QA:高位低位,（一）逻辑符号,异步计数器74290,1.直接清零：当R01=R02=0，Sg1、 Sg2有低电平时， 输出“0000”状态。与CP无关,2.置9：当Sg1= Sg2= 1 时， 输出 1001 状态,3.计数：当R01、R02及Sg1、Sg2有低电平时，且当有CP下降沿时，即可以实现计数,（二）、功能,在外部将QA和CPB连接 构成8421BCD码计数 CPA入QD QA出,在外部将QD和CPA连接 构成5421BCD码计数 CPB入QA QD QC QB出,异步计数器74290,例 1：采用74290 设计M=6计数器,方法1：利用R端,M=6 态序表 N QAQBQCQD 0 0 0 0 0 1 1 0 0 0 2 0 1 0 0 3 1 1 0 0 4 0 0 1 0 5 1 0 1 0 6 0 1 1 0,0110,0 0 0 0,异步计数器74290,例 2：采用74290 设计M=7计数器,M=7 态序表 N QDQCQB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 1 0 0 1,方法二：利用S 端,1 0 0 1,0 1 1 0,异步计数器74290,例 3：用74290 设计M=10计数器,M=10 态序表 N QAQDQC QB 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 1 0 0 0 6 1 0 0 1 7 1 0 1 0 8 1 0 1 1 9 1 1 0 0,要求：采用5421码计数,异步计数器74290,例 4：用74290 设计M=88计数器,方法三：采用两片74290级联,0,1,异步计数器74290,例1：产生110001001110序列码,第一步：设计计数器 1.序列长度S=12，设计一个模12计数器 2.选用CT74161 3.采用同步预置法 4.设定有效状态为 QDQCQBQA=01001111,0 0 1 0,4.6 序列码发生器,第二步：设计组合电路,QD QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0,1. 列出真值表,2. 卡诺图化简,3. 采用8输入数据选择器实现逻辑函数：,4.6 序列码发生器,目的：产生110001001110序列码,4. 选QD,QC,QB作为选择器的地址ABC。则,第二步：设计组合电路,QD QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0,3. 采用8输入数据选择器实现逻辑函数：,D0=D1=D3=D5=0D2=D6=1 D4=QA，D7=,4.6 序列码发生器,目的：产生110001001110序列码,4. 选QD,QC,QB作为选择器的地址ABC。则,八选一选择器实现函数：逻辑变量ABCD,选ABC做地址输入，可得八选一选择器的卡诺图,与函数的卡诺图比较，可确定相应的数据输入Di,QDQCQB-ABC QA-D,4.6 序列码发生器,若对应于的方格内 有0也有1，则应为1格对应的输入变量的积之和（此积之和式中只能含余下的变量）。,与函数的卡诺图比较，可确定相应的数据输入Di,若对应于选择器卡诺图的方格内全为1，则此Di= 1；反之，若方格内全为0，则Di = 0。,4.6 序列码发生器,第三步：画电路图,D0=D1= D3=D5=0 D2=D6=1 D4=QA， D7=,Z,4.6 序列码发生器,产生110001001110序列码输出,从CP端输入时钟脉冲,数字电子钟是一种直接用数字显示时间的计时装置。一般由晶体振荡器、分频器、计数器、译码器、显示器、校时电路和电源等部分组成。,数字电子钟,小 结,触发器：构成各种复杂数字系统的基本逻辑单元。 特 点：可以保存一位二值信息。 类 型：RS、JK、D、T、T触发器。 逻辑表示：特性表、特性方程、状态转换图。,触 发 器,时序逻辑电路：包含存储单元的逻辑电路。 时序电路特点：任意时刻的输出不仅与该时刻的输入有关，还与电路的原状态有关。 时序电路类型：同步和异步；莫尔型和米莱型。 时序电路描述方法：逻辑函数表达式（状态方程、驱动方程、输出方程），状态转换表、状态转换图和时序波形图。 时序逻辑电路的分析和设计：,时序逻辑电路分析与设计,小 结,常用的时序模块：如计数器、寄存器、移位寄存器以及由它们组成的序列信号发生器等。 计数器类型：同步、异步；二进制、十进制、任意进制等。 移位寄存器：左移、右移及双向移动等。 本章重点：（1）识别中规模时序模块的功能， （2）熟悉其功能扩展，（3）具备应用时序模块及组合模块构成给定逻辑功能电路的能力。,中规模时序集成电路,小 结,作 业,P222 4-5 4-7 P223 4-10 P224 4-13 P224 4-19 P225 4-26 (实验验证） 以上为必做题，其他习题可任意选择,作 业,P225 4-27 试用同步十进制计数器74x160和8线-3