电子科学与技术_专业英语_第三章大部分翻译

电子科学与技术 专业英语 第三章大部分翻译（P139）3.1晶界生长与外延正如前面第一章所讨论的那样，在分立器件和集成电路中最重要的两种半导体是硅和砷化镓，在这一章我们叙述这两种半导体的常用的单晶生长技术，基本的工艺流程是从原料到抛光晶片，原料经过化学处理做成一个用来生长单晶的高纯多晶半导体。单晶硅锭铸形，以定义材料的直径，这些晶片经过腐蚀和抛光来提供一个光滑的特定的且器件将做在上面的表面。一种和单晶生长密切相关的技术包含一个单晶半导体层在一个单晶半导体衬底的生长，这叫外延，它是从希腊语epi和taxis得来的，外延工艺提供了一种重要的控制掺杂形貌的技术，以至于器件和电流性能可以被优化。例如，一个掺杂浓度相称低的半导体层可以在一个同型掺杂而浓度很高的衬底外延生长，通过这种方式和衬底相关联的体电阻将被充分地减少，许多新的器件结构，特别是微波和光学器件，可以通过外延工艺制得。在这章的后面我们将考虑讨论一些重要外延生长技术。（p140）3.2从熔体生长单晶从熔体生长单晶有两种基本方法，直拉法和布里奇曼法，用于半导体行业的充足百分比的硅单晶是通过直拉法制备的，实际上所有的用于集成电路制造的硅都是用这方法制备的。大部份的砷化镓，在另一方面，是通过布里奇曼法生长的。然而，直拉法在生长大直径的砷化镓方面变得越来越流行。3.2.1原始材料硅的起始材料是一种相当纯的叫做石英的沙子形式。它和各种形式的碳被置于炉中，当很多反应在炉中发生时，总的反应式是SI+SIO2= 这种工艺生产出纯度98%的冶金及的硅。下一步，硅被磨碎和氯化氢反应生成三氯氢硅（SIHCL3）SI + 2HCL 三氯氢硅在温室下是液体，液体分馏除去不要的杂质，净化过后的SIHCL3用于与氢气反应。制备电子级的硅（EGS）：SIHCL3+这个反应在包括为硅的沉积提供晶体成核点的电阻加热硅棒的反应堆中发生，纯度为电子级别的硅，也就是一个高纯的多晶硅材料，是用于制备器件级质量的单晶硅的未加工材料。纯ECS的杂质浓度一般在十亿分之一的范围。砷化镓的起始材料是自然地化学方式形成的纯镓和砷，是用于多晶砷化镓的合成。因为砷化镓是两种材料的化合物，它的性质和单质比如硅有很大不同。这种化合物的性质可以用相图来描述。相是一种材料存在的状态。相图显示出两种成分之间的随温度变化的关系。不像硅，在熔点时有相当低的蒸气压，镓和砷在砷化镓的熔点处有高得多的蒸气压，气相时，砷的主要形式是AS2和AS4.气体压力曲线是砷化镓熔体的，固体曲线是富镓熔液的，更多的砷将会从富砷熔体中蒸发出来，因而形成一个高的气压。一个相似的讨论可以解释在镓的熔化态下镓的高蒸气压。注重到远在熔点到达之前，液态砷化镓的表面层会分解成镓和砷， 既然砷和镓的蒸气压有很大不同，将会有更多挥发性砷 多损失，液体中变成富镓形式。一种排泄式的密封的石英管系统被用来合成砷化镓。高纯砷被放在一个石墨舟加热到610到620C。而高纯镓被放在另一个石英舟并加热到比砷化镓熔点高一点的温度。在这些条件下，砷过压态被建立，一是以引起砷蒸气运输到熔态镓，二是阻止当砷化镓在炉中形成后分解，当熔体冷却，一个高纯多晶砷化镓就形成了，这作为材料生长单晶砷化镓。(p142)3.2.2直拉法硅单晶生长直拉法使用一个直拉装置，正如图3-1所示，直拉装置有三种主要组成部分：（1）包含有SiO2坩埚的炉，石墨感应器，旋转装置，加热元件，电源；(2)拉单晶机构，包括籽晶和旋转装置（逆时针）；(3)环境控制器，包括气源（例如氧气），流量控制仪和一个抽气系统。另外，有一套基于微处理器控制的系统对提拉装置进行全面控制，可控诸如温度，晶体直径，牵拉速度，旋转速率等，同时可对工艺过程进行编程控制。还有，各种的传感器和反馈系统都使得控制系统能够自动化控制，从而减少人工的错误。在晶体生长的过程中，多晶硅是放在坩埚和火炉中，被加热到硅的熔点以上。一个适当的晶向的子晶（例如）被悬挂在坩埚的籽晶载具上，籽晶是插入到溶液上的。部分籽晶熔化了，但是籽晶的尖端仍旧接触着液体的表面。接着慢慢的提取。在固液界面进一部凝固就会产生一个大的单晶。一个典型的速率是一分钟几个毫米。对于砷化镓的提拉长生，它的基本拉提装置是跟提拉硅一样的。不过，为了防止在单晶生长过程中熔体分解，一个叫液体密封的方法被使用了，液体密封就是使用大约1cm厚熔化的B2O3层。熔化的B2O3 是对在生长温度的砷化镓不起反应的。那覆盖层就似乎一顶盖在熔体表面的帽子一样盖在砷化镓的表面。即使砷化镓表面的压力达到一个大气压，覆盖层也能够保护砷化镓不被分解。因为B2O3会溶于SiO2所以熔融的SiO2坩埚由石墨坩埚代替。(p144)3.3 Vapor-Phase Epitaxy(气相外延)在一个外延工艺中，衬底晶片可看作是籽晶。外延工艺与熔体生长工艺的不同在于外延层可以在明显低于熔点的温度下生长（通常是30到50）。在各种外延工艺中，气相外延对硅器件是最重要的（by far修饰比较级、最高级）。VPE对砷化镓也重要，但是其它的外延工艺可为砷化镓的外延生长提供一些VPE不具有的长处。留意到基座的几何图形为反应装置提供了名称：水平的，扁平的和桶状的基座，它们都用石墨块做成。在外延反应装置中，基座都类似于单晶生长炉中的坩锅。它们不仅机械地支撑晶片，同时在反应加热装置中作为反应的热源。气相外延生长中用到四个硅源，它们分别是：SiCl4SiH2Cl2SiHCl3SiH4。其中硅烷的研究最深入同时在工业中应用最广。反应温度一般在1200。使用其它的硅源是为了降低反应温度，因为硅烷中的每一个Cl被H原子取代都会使反应的温度下降50左右。上述硅烷反应可生长出一层Si，反应如下：SiC14(gas) + 2H2(gas)=Si(solid) + 4HCl(gas) (3-4)上述的反应同时会伴随如下副反应：SiCl4(gas) + Si(solid)=2SiCl2(solid) (3- 5)因此，如果硅烷的浓度过高，将发生刻蚀而非硅层的生长。外延生长GaAs总的反应式是：As4 +4GaCl3 +6H24GaAs+12HCl 。As4是由AsH3热分解生成的：4AsH3 As4+6H2 。和GaCl3是由6HCl+2GaGaCl3+3H2 反应生成的。反应物和载气体（例如H2）被引入反应装置中。GaAs晶片被典型地保持在650到850温度范围之内。As必须有足够的过大压力来防止衬底和生长层的热分解。另一种方法是金属有机物化学气相沉积，这种方法是用金属有机化合物的，例如Ga（CH3）3 .Ga（CH3）3 是一种用来制造Ga元件的。两种化学药品能够蒸发成气体从反应装置中排出。总的反应式是：As4+ Ga（CH3）3GaAs+CH4在外延生长的过程中GaAs的参杂是由引进气体状态的参杂剂完成的。硫的氢化物和硒或者四甲基锡被用来n型的参杂。二乙基鋅或二乙基镉被用来p型的参杂。铬酰氯被用来把铬参杂在GaAs里面来形成半绝缘层。由于Si外延生长，外延生长之前要在原位上蚀刻去除传染物。(p147)3.4氧化和膜沉积要制造封闭的元器件和集成电路，我们可以用很多不同的薄膜。我们可将薄膜分为四类：热氧化层，介电质层（绝缘层），多晶硅层，金属薄膜层。图3 -2示意了传统的使用了四类层的硅N沟道金属氧化物半导体场效应管。在热氧化层中最重要的薄膜层是在其之下有利于源极和漏极之间沟道形成的栅极氧化层。另一个相关的层是场氧化层，其用来提供一个器件与另一个器件结构上的隔绝。栅极氧化层和场氧化层基本都由热氧化加工处理生成，因为只有热氧化工艺可以提供高质量的，具有最低界面缺陷密度的氧化层。“Dielectric layersshallow junctions.”书196页有。金属薄膜层中像铝和硅化物是用来做低阻互联，或与n， p和多晶硅层形成欧姆接触，或调整金属与半导体接触的势垒。当一层薄膜形成后（通过氧化或化学气相沉积），其图形的属性基本上由光刻和刻蚀的工序决定。每一薄层必须体现它原先设计的功能和与全部的工序顺序相协调好，这所指的是，该薄层必须经受得住必要的化学处理和热循环而且它的结构仍能保持稳定。本章我们将谈论这些薄层的形成和特性。(P149)在进行氧化工艺的过程中，硅和二氧化硅界面会向硅里面移动。这样就形成了一个新的界面区域，是原来硅表面的传染物留在氧化层表面，硅和二氧化硅之间密度和分子质量的差别可以用下面一个例子来说明：生长一个单位厚度的二氧化硅消耗0.44单位厚度的硅。(P150)3.4.2 多晶硅的淀积在MOS器件中用多晶硅作为栅电极被认为是MOS电路技术中的一个非常有意义的创新，一个重要的原因就是多晶硅电极比铝电极更加可靠。非凡是在栅极氧化层很薄的时候，多晶硅电极体现出来的各方面性能会精彩得多。多晶硅也常常用作掺杂源来形成浅结，以使他能和单晶硅形成欧姆接触。另外，多晶硅还用来制作导体和高阻电阻。从下面的反应可知，淀积多晶硅是用在600到650摄氏度的低压环境下热分解硅烷的方法来实现的。这里有两种最常用的低压工艺：一种是在0.2到0.1 torr压力下100%的硅烷做源，第二种是在同样的压力下用20%到30%的用氮稀释过的硅烷做源。两种工艺都每次可以在一百多块晶片上淀积多晶硅。并且都很好的一致性（如：厚度差不超过5%）在硅烷分压比较低的情况下，沉积速率与硅烷压力成比例。在硅烷压力比较高的时候，沉积速率就会达到一个饱和状态不再改变。在低压下沉积速率往往会受到温度的限制。（600-650度）.在这个温度范围生长速率是随着exp(-Ea/kT)变化式中激活能Ea=1.7eV在反应器中激活能基本与总的压力是没有关系在更高的温度气相反应造成了粗糙.粘贴的沉淀物是严峻的同时发生硅烷损耗.导致均匀性差在温度远低于600时，沉积速率太慢不实用的。影响多晶硅结构的工艺参数是：沉积温度、掺杂剂和沉积之后的热循环。柱状结构的原因是当温度在600650时沉积多晶硅。这种结构是在择优晶面（1，1，0）由多晶硅的晶粒尺寸范围在0.030.3um组成。当磷在950被扩散时，这种结构变成晶状，晶粒的尺寸增加到0.5和1.0um之间的一个平均值。在氧化过程中，当温度被增加到1050，晶粒达到最终尺寸是13um，然而当沉积出现在600以下，初始的沉积膜出现非晶态，类似在掺杂和加热后观察到的生长特性。多晶硅能通过扩散、离子注入或在沉积过程中外加掺杂气态进行掺杂，掺杂气态被称为原位掺杂。由于离子注入方法的工艺温度比较低，故最常用。图19呈现了多晶硅的薄膜电阻是用离子注入的方法掺杂磷和锑。注入的剂量、退火的温度和退火的时间都影响到注入多晶硅的方块电阻。在高浓度注入的多晶硅上，载流子陷阱在晶粒边界会造成一个非常高的电阻。因为载流子陷阱随着掺杂量达到了饱和，注入单晶硅的电阻率迅速下降。(P151)3.5 扩散和离子注入扩散和离子注入是我们用在生产控制掺杂量的两种方法。它们用来有选择性地掺杂半导体衬底去制造N型或P型区。直到20世纪70年代早期，选择性掺杂主要是在高温扩散中完成。用这种方法掺杂的原子是聚在或分布在半导体晶片表面，这种是用气相掺杂剂或用掺杂氧化物源沉积。掺杂浓度会由表面开始有有规律的减少，它的掺杂分布函数可以主要由温度和扩散时间确定。从20世纪70年代早期开始，好多掺杂工艺都已经向离子注入转变。这个工艺中掺杂剂离子被高能离子束注入到半导体里。在半导体上的掺杂浓度有一个峰值；而离子注入的掺杂浓度分布函数主要是由离子质量和离子注入的能量。离子注入工艺的优点是掺杂总量可精确控。提高杂技分布的重复性和降低工艺的温度。扩散和离子注入都可以用来制备分立器件和集成电路由于它们的工艺大体上互补的。例如扩散用于形成一个深的结（一个N沟道CMOS），而离子注入是用于形成浅结（源、漏结MOSFET）。在这一章节我们考虑基本的理论分析和使用这两种掺杂方法的经验结果。杂质的扩散经常是把半导体晶片放在一个炉中并通过含有需要掺杂剂的惰性气体。炉子和气体流量的安排与热氧化相似。温度范围通常硅是800到1200摄氏度而砷化镓是600到1000.对于硅的扩散，硼是作为引入P型杂质最常用的掺杂剂，而砷和磷被用作N型掺杂剂。这三种元素在硅中有高溶性，在扩散温度范围内它们的溶解度在5*10的20次方以上。这些掺杂剂能通过几种方法引入，包括固态源，（例如氮化硼的硼，氧化砷的砷，氧化磷的磷），液态源（溴化硼，氯化砷和三氯氧磷），和气态源（B2H6，AsH3和PH3）。通常，这些源材料惰性载气（如氮气）输运到半导体的表面，然后在表面被还原。一个固态源的化学反应如 2As203 + 3Si-4As + 3SIO2 (3- 10)在这个反应中在硅的表面形成一层氧化层。对于砷化镓的扩散，因为砷高的蒸汽压，特别方法用于防止被分解或过饱和砷气压和在有氧化掺杂覆盖层（如氮化硅）的敞开式炉子里的扩散造成的砷损失。大部分对于P型扩散的研究已经涉及以Zn-Ga-As 合金和用于密封瓶方法的ZnAs2或用于敞开式方法的ZnO-SiO 形式的锌的使用。砷化镓中的N型掺杂剂包括硫和硒。然而，对于这种掺杂剂很少方法可以应用。(P155)我们来看看离子的分布。沿着坐标轴的方向，注入的杂志的分布可以用高斯方程式近似给出。S表示每个单位面积的离子的剂量。除了4Dt被2Rp替代和分布沿着X轴在Rp四周变化之外，对于恒定表面源扩散这个方程和方程式1是一样的。因此，当离子注入的最大浓度在工程范围Rp时，扩散的最大浓度在x=0处。在（x-Rp）=+-Rp处，离子浓度从峰值减少40%，在+-2Rp处减少十分之一，在+-3Rp处减少十分之二，在+-4.8Rp处减少十分之五。沿着轴垂直的方向，分布还是exp (- y2/2Rp)形式的高斯分布。由于这样，存在横向的注入。然而，从掩模板边沿的横向穿透比在3.4.1节中谈到的热扩散工艺穿透要小得多。因为由于离子注入而产生的损坏区和混乱，像迁移率和载流子寿命这些半导体参数被严重地降低了。另外，绝大多数注入的离子不是位于被取代的格点上。为了激活注入的离子和恢复迁移率以及其它材料参数，我们必须在适当的时间和温度情况下对半导体进行退火。硼和磷注入到硅衬底的退火方式已经展示过了。在注入过程中衬底保持在室温下。在给定的离子剂量下，退火的温度与在30分钟的退火可激活90%的被注入的离子的温度相符。对于硼，更大剂量的注入需要更高的退火温度。我们注意到甚至在2 x 1015 boron ions/cm2的浓度下，硅衬底仍然是晶态的。对于磷，较少剂量的退火做法和硼相似。然而，当剂量远大于1015 cm-2时，退火的温度降到约600摄氏度。这个现象与固相外延工艺有关。在磷的剂量远大于1015 cm-2时，硅的表面层变成了非晶。单晶半导体作为籽晶区域在非晶层下面使得非晶层再结晶。在2.4电子伏的激活能条件下，方向在550摄氏度下的外延生长速度是100埃每分钟，在600摄氏度下是500埃每分钟。因此，1000到5000埃的非晶层能在数分钟内再结晶。在固相外延工艺过程中，掺杂的杂质原子和晶核原子合在一起进入格点。因此，在相关的低温下可以做到完全激活。当然，在可预见的未来，电子束光刻将成为主要的工艺。随着分步重复X光系统的发展，X-射线光刻将担当填补电子束和光学光刻技术之间的亚显微特征尺寸高生产量技术空白。(P160)3.7 湿化工蚀刻湿化工蚀刻在半导体处理广泛地使用。从被锯的半导体片开始，化学蚀刻用于研磨，抛光，以提供一个光学平板，无损的表面。在热量氧化作用或外延生长之前，半导体晶圆经过化学清洗和擦洗，以清除传染的结果，从处理和储存，对于许多比较大的尺寸的分立器件和集成电路，化学腐蚀是用来划定模式并打开窗户的绝缘材料。湿化学蚀刻机制涉及三个必不可少步骤：（1）反应剂被运输（例如扩散）蚀刻解决方案的搅动和温度将影响蚀刻速率。在集成电路加工中，大部分湿化学蚀刻在溶剂中进行溶解物质或由材料的转换入在蚀刻媒介后来溶化的一种可溶解化合物。(P161)3.7.1 各向同性的蚀刻对于半导体材料，湿化工蚀刻通常在氧化作用下进行，接着氧化物在化学反应中分解。对于硅，最常用的蚀刻是硝酸(硝酸)和氢氟酸混合物在水或醋酸（醋酸） 。该反应开始是通过升高硅使其初始氧化价到更高氧化价，并给出了Si + 2h-Si2+在这一氧化反应中，需要正离子（h+）。其纯净的氧化源在半导体蚀刻是由分解得到的OH-：反应式3-13中的正离子是由一个自身催化过程所产生的，描述如下：在含有HNO2的HNO3溶液中，我们有HNO2 + HNO3-+2NO2 2h + + H20 (3- 14)2NO2- + 2H+2 HNO2 (3- 15)反应3-15中产生的HNO2，再次在反应式3-14与HNO3反应。这样，该反应的产物促进反应自身。 总的反应是Si + HNO3 + 6HF-H2SiF6 + HNO2 + H20 + H2 (3 - 16)水可被用作稀释刻蚀剂。不过，醋酸是首选，因为它的使硝酸少分解，由此得到高浓度的没有分解的源。对于HF-HNO3系统已有广泛的研究。通常可用的浓度是49.2wtHF和69.5 wt 的HNO3。我们的可以观察到，这些曲线，在高浓度的HF和低浓度的HNO3（情况下），相对应于临近上层顶点的区域，刻蚀速度是由硝酸浓度控制（即，蚀刻速率基本上是独立于被乙酸稀释HF浓度）。这是因为有过剩的HF分解在反应期间形成的SiO2 。在低浓度的HF和高浓度的HNO3，对应于该区域的右下顶点的地方刻蚀的速度是由hf去除所形成的SIO2的能力控制的；刻蚀剂溶解在这些地方是各向同性的，是对晶体晶向不敏感的，被当作刻蚀磨料。这里有无数用公式表达硅刻蚀的选择，其中的许多具有特点寻常的两种刻蚀剂CP-4ACP-8，都用来做硅片的抛光列出的是一个刻蚀着色的结用来揭露PN结的深度和定向依靠性蚀刻将会在下一部分被考虑。(P162)3.7.2 定向依赖性蚀刻一些刻蚀剂溶解给出的半导体晶面比其他的面要快；这就导致了定向依赖性蚀刻。在金刚石和闪锌矿结构的晶格中，111晶面比100晶面更密集的，刻蚀速度预期是比100晶面更慢，所以，刻蚀速度对于111晶面来说是比较慢的。硅普通用的定向依赖性蚀刻包括KOH溶和异丙基酒精的混合物刻蚀速度是0.6UM/MIN对于100晶面，110晶面为0.1UM/MIN，和111晶面仅为0.006UM/MIN（6NM/MIN）在大约80度时；因此110，100，111晶面的刻蚀比例为100：16：1。100晶面的硅 晶向-决定的刻蚀通过二氧化硅掩模板制作了精密的型凹槽，边缘的111晶面与100面形成45.7度的角。正如图3.4（）左边所示，如果掩模板的窗口足够大又或者刻蚀时间足够短，将形成一个型的凹槽，正如图3.4（）右边所示，底面的宽度是通过下面给出的：（3-17）W。是硅片面上窗口的宽度和是刻蚀深度，如果110晶面的硅用来做边缘形成111面的绝对直角的凹槽，正如图3-4。我们能够利用大的晶向决定的刻蚀速度去生产亚微米级长度器件结构。定向依赖蚀刻在砷化镓中和在硅中是十分不相同的，因为镓的（111）晶面的蚀刻速度通常是最慢的，而砷的（111）晶面的蚀刻速度就最快。因此，当掩膜窗口在符合轴时，刻蚀剖面在一个方向是梯形的，并和对方相配合。如果掩膜窗口。如果掩膜窗口沿着方向旋转45度角，我们就会获得一个直壁槽。（P164）3.8 干蚀刻在图形转移行动中，抗拒模式是指由一个光刻工艺，充当掩膜去蚀刻自己底层作用。大部分的层材料（如二氧化硅，氮化硅，还有并存入金属）都是无定形或多晶薄膜。如果他们是在湿化学蚀刻剂上蚀刻，那么蚀刻速率一般是各向同性（即横向和纵向蚀刻速度是相同的）。用表示层金属的厚度，l表示在抵挡掩膜下面蚀刻的横向距离。我们可以用以下公式定义各向异性的程度 （3-18）式中，t表示时间， 和 分别表示横向和纵向的蚀刻速度。在各向同性蚀刻中， 。湿化学蚀刻图形转移的主要缺点是掩膜下面层的削弱，这种蚀刻的类型会导致溶液的损耗。在实践中，为各向同性刻蚀的薄膜厚度应约为溶液要求的三分之一或更少。如果这些类型对溶液的要求远小于薄膜厚度，那么各向异性蚀刻（即*， ）必须使用。在实践中， Af值的选择要接近统一。为了达到Af=1，干法刻蚀技术发展起来。干法刻蚀是和等离子体刻蚀同义的，它也是一种在低压放电下利用等离子的技术。这种技术一般用在非常大规模集成电路中，因为他的性能，比光刻蚀有更高的精度。（P165）3.8.1 等离子体刻蚀技术等离子体是由完全或部分电离的气体组成的混合物，包括离子电子中子。等离子形成当一个有足够能量的电子撞击气体时，引起气体分解并电离化。等离子体靠自由电子发起，这些电子是由一些形式释放的，如从一个负的偏置电极的场发射。这些电子的动能在电场中增加，在气体中运动间电子不断与气体分子碰撞并失去能量，在碰撞中引起的能量转移使气体分子电离，自由电子在电场中得到动能并继承这这个过程。因此，当实际电压大于这个潜在的分解电压时，一个等离子就会在反应室中形成。等离子体中的电子浓度对于干法刻蚀是相当低的，一般为10的9次方到10的12次方cm-3。在一个大气压下，气体分子的浓度比电子浓度高104到107。这个结果是在平均温度为50到100度测得。因此，等离子干法刻蚀是低温过程。图3-5是两个干化刻蚀系统的示意图。图3-5(a)是一个溅射刻蚀系统。用的是相对比较高能量(I500eV)的惰性气体离子比如氩离子。那个被刻蚀的晶片(也叫做靶材)放在正电极上而氩离子在外加电场的作用下做加速运动来轰击靶材的表面。通过动量的转换表面的原子会挥发掉和被刻蚀掉典型的溅射刻蚀工作压力是0.01到0.1托。电场的方向是垂直于靶材表面以致于在工作压力下氩离子以垂直方式到达表面。本质上没有离子轰击到被刻蚀的侧边。因此拥有高的横向刻蚀速度VV和高的各向异性。但是，溅射刻蚀法有一个主要的缺陷低的选择性，也就是说，大多数材料的刻蚀速度都非常接近因此我们不能只刻蚀一层而对下面的材料不进行刻蚀。图3-5(b)是一个平行板等离子体刻蚀系统的示示意图。等离子体被限制在两个非常近的电极之间气体分子包括一种或者多种卤族元素原子它门通过气体阀门引进到里面。典型的工作气压相当高，从0.1到10个托.另一种由离子刻蚀的方法叫做反应离子刻蚀。这个方法使用到的装置跟溅射法的装置相类似。但是，在反应离子刻蚀法中惰性等离子体被分子等离子体所代替，这与等离子刻蚀法相类似在适当条件下，反应离子刻蚀法与等离子体刻蚀法可以得到高的选择性与高的各向异性。（P167）3.9集成器件微波，光学和功率器件一般使用分立器件。例如，碰撞雪崩及渡越时间二极管被作为微波发生器，注入式激光器作为光源，半导体闸流管作为一个高功率开关。然而很多电子系统都是由集成电路构建它是一个由有源器件(如晶体管)和无源器件(如电阻电容)组成的结合体分布在单晶半导体的表面和内部通过金属化图形进行互连.这一部份我们把之前所描述的基本工艺总结起来来在集成电路上制造有源器件与无源器件.因为集成电路要害的元素是晶体管，所以发展特殊加工顺序以最优化其性能。我们将考虑三种主要与IC工艺相关的类型：双极型晶体管，金属氧化物半导体场效应晶体管，金属半导体场效应管。图3-6表明，在IC制造中各主要工艺步骤之间的相关关系。一块抛光的有着特殊电阻率和晶向的晶片被用作初始材料。薄膜形成步骤包括外延生长半导体薄膜，热生长氧化薄膜和沉积多晶硅，介质和金属薄膜。薄膜形成之后，经常要利用扩散，离子注入进行杂质的注入或者进行光刻。光刻之后常常要进行腐蚀然后进行另一种杂质注入或薄膜生成，最终的IC是将每一层掩膜版的图形按顺序转移到硅片上形成的。一级一级的制作在半导体晶片表面。工艺之后，每一块晶片包含了上百个相同外形的芯片（或切片），通常每边边长在1-10mm之间。如图3-7（a）所示。芯片被锯成或切成独立的：图3-7（b）所示，一个独立芯片。单个MOSFET和单个晶体管的顶视图如图3-7（c）所示，给出一些样品的相关尺寸的透视图。有问题的芯片经常在上面涂黑点作为标记。好的芯片被选择和包装起来，用于提供在一个适当的热的，电的及其环境的电学应用。IC芯片可能包括从几个元件（晶体管，二极管，电阻，电容等）到多达上百万个或者更多。自从1958年IC的发明，一个先进芯片上的元件数量成指数增长。我们经常提到一块IC的复杂程度，如SSI的每个芯片高达100个元件，MSI的每个芯片高达1000个元件，LSI的每个芯片高达100000个元件，而VLSI的每个芯片有着更大数目的元件。在这个章节，我们介绍了两种VLSI芯片：一种包含了超过150000个元件的32位微处理器芯片；和一种包含了超过2200000个元件的1M随机存取存储器。（P169）3.9.1 无源器件为了形成一个IC电阻，我们可以在一块Si衬底上的热生长SiO2层上开个窗口，然后注入（或扩散）相反导电类型的杂质到晶片上。图3-8画出了两个电阻的顶视图和横截图。一个是任意形状，而另一个是条形。首先考虑条形电阻，p型材料的薄层的电导率微分与它厚度dx在x上的关系 dG = qpp(x) dx （3-19）其中W是栅宽而L是栅长（在此时忽略了边缘接触面积）。整个栅极注入区的总电导由（3-20）给出。G = JdG = q L.)o pp(x)dx （3-20）其中xj是结深。如果up（空穴浓度的函数）和p（x）的分布已知，那么总电导就可以从Eq.3-20推算出来。我们可以得出（3-21）其中gq0xupp（x）dx是方块电阻的电导，就是说当L=W时，Gg。所以，电阻由（3-22）给出。其中1g通常是用称为方块电阻的符号R表示，方块电阻的单位是欧姆每平方。许多集成电路中的电阻是通过在掩膜板上同时定义不同的几何图形来制作的。因相同的工艺循环用于这些电阻，所以把电阻分离成两个部分是不难的，方块电阻是由注入或扩散工艺决定的。只要知道方块电阻的值，电阻就由L和W的比值或图案上方块的个数决定。边缘接触面积会把额外的电阻引入到集成电路的电阻中。每个边缘接触大概相当于0.65方块。对于不规则形状的电阻来说，弯曲处的电场线不是统一穿过电阻而是集中指向内转角的。一个在转角处的方块不是奉献精确的一个方块值，而大概是0.65个方块。举个例子，一个90um长和10un宽的电阻包含了9个方块。两个边缘接触面积相当于1.3个方块。如果注入层的方块电阻为1千欧每方块，那么这个电阻的阻值为10.3k欧。在集成电路中的电容有两种基本类型：MOS电容和pn结。MOS（金属氧化物半导体）电容可以通过以一个重掺杂区（如发射区）作为一个极板，以金属电极作为另外一个极板和intervening氧化层作为介质来制作。为了形成一个MOS电容，在硅衬底上通过热生长形成一个厚氧化层。然后，通过光刻形成一个窗口再在氧化层上刻蚀掉。扩散和离子注入用于在窗口区形成p区，而周边的的厚氧化层则作为掩膜板。而比较薄的氧化层按照金属化的步骤在窗口区热生长。单位面积的电容由(3-23)给出。其中，是二氧化硅的电介质常数而d是薄氧化层的厚度。为了更大程度的提高电容，我们已经开始研究高介电常数的绝缘材料。MOS电容和外加电压无关，是因为较低电极是由重掺杂材料制作而成的。这同时也能降低串联电阻。Pn结有时也会在集成电路中作为电容器。它的详细工艺我们会在3.9.2中考虑，因为它是双极型三极管的组成部分。作为一个电容器，器件通常是反向偏置的，就是说，p区是关于n区反向偏置的。电容器的值不是常数而是随着（VRVbi）-12的变化而变化的。其中VR是外加电压而Vbi是内建电势。通常认为它的串联电阻比MOS电容要大，因为p区的电阻率比p重掺杂区要高的多。（P172）3.9.2双极工艺在集成电路应用，特别是超大规模集成电路应用来说，双极晶体管必须降低尺寸才能满意高密度的要求。集成电路中的双极晶体管和分立晶体管的主要区别在于集成电路中所有的电极接触都是位于晶片表面，而每个晶体管必须进行电隔离以防止器件中的互相影响。1970年之前，横向和纵向隔离已经应用在pn结中，而横向p隔离区总是反向偏置的。在1971年，热氧化工艺用于横向隔离，导致器件尺寸的明显下降，因为基区和集电区contact about隔离区。在20世纪70年代中期，发射区被扩展到walls of 氧化层，导致了另外的在面积上的减少。现在，所有的横向和纵向尺寸都已经被减小，而且发射stripe宽度已达到微米级。集成电路中用到的双极晶体管主要是npn型的，由于它基区少子的高迁移率，可以获得比pnp更高速的性能。横向氧化隔离方法不仅能减小器件尺寸，而且由于二氧化硅的小介电常数而减小了寄生电容。我们考虑制作器件的主要工艺步骤。npn双极晶体管的原材料是p型轻掺杂的，111面的或100面抛光的硅晶片。因为PN结是在半导体里面形成的，晶向的选择不像在制作MOS器件时那么重要。第一步是形成一层掩埋层，掩埋层的主要目的是使集电极的串联电阻降到最低。一层厚度为0.5到1微米的薄氧化层通过热生长方式长在晶片上然后在上面开一个窗口。一定数量经过精确控制的低能量砷原子被注入到这个窗口区域中这个操作可以称为预扩散。接着利用高温激活来形成一个N型的掩埋层这个N型的掩埋层通常有一个典型的数值为20欧姆每方的方块电阻。第二步是沉积一层N型外延层。氧化层被去掉后晶片就放在一个外延反应器中作外延生长。外延层的厚度和掺杂浓度由器件的最终性能来决定。模仿电路(有着更高的电压增益的)需要更厚的层厚度(约为10微米)和更低的掺杂浓度(约为5*1015cm-3)，数字电路(有着较低的开关电压的)则需要较薄的层厚(约为3微米)和较高的掺杂浓度(约为2*1016cm-3)。图3 - 9b所示的横截面，我们可以注意到社里存在一些从埋层到外延层的向外扩散。为了减少这种向外扩散应该采用一种低温工艺和用一种有低扩散系数的杂质来进行埋层的制作。第三步是形成一个横向氧化隔离区。在外延层通过热生长的方式生长一层薄氧化垫层(约为50纳米)后跟着就进行氮化硅层的沉积(约为100纳米)。假如那一层氮化物层是直接沉积在硅片上而不是沉积在氧化物垫层上。（P177第十行）多晶硅可以通过SiHC13在有氢气的参与下热分解或者在3.2节里所描述的硅烷的热分解的方法来进行沉淀。最后晶片的单晶硅组分的一边下陷而形成了一个框架结构。由此形成的晶片包含了所需的相互由一层介电层隔开的单晶硅沟道，利用这些沟道可以制造许多不同种类的器件。相对于横向氧化隔离层技术来说这种技术的主要好处在于它有较好的隔离效果，而它的缺点是在沉积多晶硅操作时需要在晶片上进行精确的机械对准和由多晶硅高温沉积时所产生的晶片翘曲。因为这些缺点和形成隔离所增加的工序电介质隔离方法主要用来制作较高电压的集成电路或者对发光发热辐射不敏感的电路。这种方法对上述电路如此重要以致于在隔离层下由高能辐射产生的电子空穴对不能参加在隔离沟道上定位器件的那一道工序。现在可以把在前一节所叙述的无源和有源器件的工艺步骤结合起来显示各种各样的集成电路是如何制成的。举一个例子我们将考虑双极管反相器电路它也是大部分数字系统的一个基本元件。反相器的作用就是使它的输出逻辑状态与它的输入逻辑状态相反.。换句话说当输入法为逻辑0时.输出就为逻辑1反之亦然，从电压的高低和正逻辑的形式来看它意味着在低电压输入的条件下输出就会是一个高电平。一个逻辑反相器双极晶体管的典型电路如图3- 10a所示一个IC的电路透视图如图3- 10b。(可看到的是)双极晶体管和以横向氧化隔离技术方法制成的电阻。为了更清晰地看懂示意图另外的那层介电层并未画出图3-10c 表示了双极型反相器的电压传输特性。传输特性表示了输出电压与出入电压有关，当输入电压（Vi）小于开启电压Vbe(on)时，该晶体管工作在截止区；并且集电极电流Ic接近于0和输出电压Vo近似等于（Vcc-IcRc）Vcc5V。当Vi增加到上面的Vbe(on)值时，晶体管导通并且进入正的有源区，在这个有源区里集电极电流与基极电流有着IcoIbRc。因此，电压方向变成相反的。当有足够的输入电压时，输出电压将下降直到晶体管进入饱和区。在饱和区内，随着输入电压进一步增加，输出电压依然保持在一个常数的低电平。集成注入逻辑(I2L)广泛用于集成电路的逻辑和记忆设计中。I2L吸引的功能包括和双极型晶体管加工工艺的兼容性，灵活的布图，和高的集成度。基本的逻辑单元包括一个横向PNP晶体管(Q1)和一个有多重集电极的反向垂直NPN晶体管(Q2)。在侧面的PNP型晶体管，它的P型发射区和集电区是在NPN型晶体管制造步骤中基区注入或扩散时同时形成的。它的外延层提供了基区。由于电流的流向主要向侧面方向，所有这个器件称为横向晶体管。横向晶体管的优点是比起标准的NPN晶体管的制造所必需的工艺步骤，它没有要求额外的工艺步骤。但是，横向晶体管的性能要比垂直NPN晶体管的差，因为从发射极注入的某些载流子垂直流向N+埋层，这些载流子在基区复合并且不利于集电极电流；因此，电流增益较低。对于垂直NPN晶体管反相器，埋层充当了它的发射极，侧面的PNP晶体管的集电区充当了他的基极，而顶部的N+区域作为它的多重集电极。当节点E在一个固定的正偏压和一个高输入电压（逻辑1）提供应Vi，附加电流从侧面的PNP晶体管Q1的发射极注入到它的集电极，该极也是Q2的基极，因此器件Q2进入饱和状态。这样就导致了Q2的输出电压（Vo）下降为一个逻辑0。因此，I2L能实现一个逻辑反相器的功能。由于I2L在多重集电极与共射极之间没有要求有电阻或隔离区域，所有它的集成度可以达到很高。I2L的结构使用横向氧化隔离，它的制造和在第3.9.1节描述的双极型晶体管工艺是兼容的。（P180）3.9.3 MOSFET技术目前， MOS场效应晶体管在超大规模集成电路中是占主导地位的器件。跟其他类型的器件相比，它能以较小尺寸成规模地生产。MOS场效应晶体管技术，可划分为NMOS （ N沟道MOSFET ）技术和CMOS （互补MOS器件）技术，在同一芯片上，提供N通道和P沟道MOSFET 。这两种技术是有吸引力的，因为NMOS电路比双极型晶体管需要较少的加工步骤，相比双极晶体管和NMOS集成电路，CMOS电路大大降低了电力消耗。在70年代初，栅极长度为7.5um，相应的设备面积约为6000um2 。随着器件尺寸的缩减，因此在设备区大幅缩小。对于栅极长度为1um的MOSFET来说，该器件面积缩小为早期MOSFET的不到1 。我们期待装置继续小型化下去。我们在第3.10中将讨论器件的根本限制。图3 -11 是显示了在金属化之前一个N沟道MOS器件的示意图。顶层是一个磷掺杂二氧化硅（P玻璃） ，它被用来作为多晶硅栅和金属栅之间的绝缘体。比较图3 -1 1与图3 - 10 的双极型晶体管观察到一个MOSFET的基本结构相当简朴。虽然这两种器件都采用横向氧化分离层，MOSFET不需要垂直隔离层，而双极晶体管需要N + - p结的埋层。而在MOS场效应管中的掺杂形貌不像双极晶体管中那样复杂它的掺杂分布的控制也不是那么重要。我们将在3-11中讨论常用器件制作的主要工艺步骤。（P182）第四步是形成源级和栅极。当栅极形成图案以后，它可作为砷注入的掩模版（( 30keV - l016 cm-2 ）来形成源极和漏极，其具有相对于栅极的自对准性。在这一阶段，栅极的重叠是由于离子注入的横向离散作用（对于 30千电子伏特的砷，AR只有5 nm ） 。假若使用低温工艺下一步中使横向扩散最小，这些寄生在栅-漏极和源-漏极的耦合电容比栅极沟道中的电容要小的多。最后一个步骤是金属化。掺磷的氧化物（磷玻璃）沉积在整个晶片上在加热晶片得到光滑表面形貌之后。接触窗口在磷玻璃上定义和刻蚀。一层金属层，比如说铝，然后被沉积和形成图案。一个完成好的MOSFET的横截面由图3 12（c）显示，其对应的顶部视图由图3 12（d）显示。栅极接触一般做在有源器件的外面区域防止对薄薄的栅极氧化层可能的伤害。在NMOS工艺中，有六步薄膜生长工艺，四步光刻工艺，三步离子注入工艺和四步刻蚀工艺。对于基本的双极型工艺来说节省了两步的光刻工艺和一步的注入工艺。NMOS 逻辑门：图3 -13 (a)显示了基本逻辑门的电路，两个输入或门，其含有两个增强型MOSFET（这些器件称为驱动器）一个耗尽型MOSFET（称作负荷），或门的版图由图3- 13(b)显示，栅极中沿着线AA的横截面由图3- 13(c)显示。（P186）图3.14B显示了DRAM存储单元的布局(结构)图3.14C显示了通过AA 横跨结的互联.寄生电容用沟道区作为一个极而多晶硅栅则作为一个极氧化栅作为电介质.在平等的线上是铝能最大限度减少RC延迟.纵线通过N+扩散来形成.MOS管的漏极作为一个导电接触处它在反转层之间并在存储门和运输门的下面.这漏极能通过多晶硅的接触来控制.第二块多晶硅极被分离从第一块多晶硅电容极上通过一个氧化层这个氧化层是在第二个电块被确定前用热生长在第一层的SI片上的.纵线上的改变发生在存储层和输运层下面.图3.15A显示一个CMOS反相器.高掺杂PMOS器件的门与低掺杂NMOS器件的门相连.所有用MOSFET制成的器件对于PMOS管其外加电压应小于零对于NMOS管则电压大于零.当输入VI等于零或一个正电压时PMOS器件关闭而NMOS器件开启因此.输出电压V0等于零.CMOS反相器的性能有一个与其它反想器类似的漂移特性.然而CMOS反想器有独特的前景.在逻辑门里一个器件通过多种路径从VDD到零是不导通的.电流在稳态门的流动是一个小漏电流只有器件都开启有效电流流过CMOS反想器.因此，平均功耗小，数量级在纳瓦。由于元件数量随着每片增加，功率消耗成为一个主要的制约因素。低功耗是CMOS电路最有吸引力的特征之一。图 3 -1 5（ B ）显示一个C MOS反相器的布局，并图3 -1 5（三）显示器件沿着A-A线得到的横截面。在工艺中，将一个P 槽（也称为一个P阱）第一次注入到和随后进入到N衬底。 p型掺杂浓度必须足够高以至于超过N衬底的补偿型底下的掺杂量。随后的工艺在P 槽对于N沟道MOSFET和之前描述的是相同的。对于P沟道MOSFET ，11B或49（ bf2 ） +离子注入到N衬底上，形成源漏区。一个沟道的75as离子的注入，可以用于调整阈值电压，同时在P沟道器件四周，一个n沟道截止形成在氧化层的下面。由于该P 槽和额外的步骤必须制造在P沟道MOSFET中，制造一个CMOS电路的步骤的数量，基本上比制造一个NMOS电路的高出一倍，。因此，我们得到工艺的复杂和功率消耗的减少之间的交换。如上文所述的代替P 槽，一个转换方法是用一个n槽形成的P型衬底。在这种情况下，n型掺杂浓度必须足够高以至于超过补偿量对于p衬底的底下掺杂量（即，NDNA） 。在两种的P 槽和N 槽中的方法中，频道的流迁移率将会退化，因为迁移率是由总掺杂浓度（NA+ND）决定的。最近一项方法使用两个分立的槽注入到一个轻掺杂的衬底。这就是所谓的双槽法。因为没有过多补偿需要在任何一个双槽，更高的沟道迁移率可以得到。所有的CMOS电路都存在势能对于一个麻烦的问题叫做栅所效应，这是与寄生的双极晶体管有关系。我们注意到一个N-P-N晶体管能够形成一个N+源极或者漏极作为它的发射极，P槽作为它的基极，以及临近的N槽作为它的集电极。类似地，一个P-N-P晶体管能够形成一个P+源极或者漏极作为它的发射极，以及N槽和P槽分别地作为它的基极和集电极。这两个晶体管可以被结合在一起作为一个半导体闸流管。如果两个晶体管电流增量的乘积比闸流管的大，那么就会有一个大的电流在Vdd和Vcc之间通过，这种现象就是我们所熟知的栅锁效应。由于这个大电流的存在，栅锁效应就会对CMOS电路产生一个永久的损害。为了避免这种栅锁效应，我们必须减小这种由寄生二极管产生的电流增量。一种方法就是采用金原子注入或者中子辐照去降低少数载流子的寿命。不过，这是一种不同于控制和增加漏电流的方法。一个有效的技术是使用沟道隔离。在这种技术中，沟道是在一个各向异性溅射反应的硅上面形成的。在沟道的底部和周围热生长了一层氧化层，而这个沟道而后将被多晶硅和氧化硅沉积所填充。由于n沟道和p沟道器件被这个被填充的沟道物理地隔离开了，所以这种技术能够消除栅锁效应。在一个100mm的硅晶圆中包含了48个32位的微处理器芯片和8个测试芯片。从确定平坦的晶圆中，我们认可了面作为n型晶圆的导向面。这种器件按照2um薄沟道CMOS的设计规则而被制造。每个芯片的面积大约是100mm2，这其中包含了150 000个组元。该芯片的运算速度位每秒10万次，而它在全速工作时所消耗的功率仅为700mW。两个这样的器件形成了一个与有着多晶硅电阻测压元件的静态随机存储器类似的静态存储元件。像这种静态随机存储器，当其在提供的更低的功率下工作时，能够充分地减少元件的数量。另外一种CMOS潜在有用的技术就是绝缘硅（SOI）结构。P215：P216：3.10.1内在的器件局限我们首先要考虑的量子极限，其中定义一个物理操作实现在一段时间t必须包括一个能源 E=h/t（3 - 2 4）这里h是普朗克常数简化。此能量被转换为热量。在操作过程中功耗是P=E/t=h/t（ 3 -2 5）这是每单元操作功耗一个下限。 进行操作的速度10ps（ 10-11 s） ，在一个开关器件其最低功耗可以从方程.3-24中获得是在数量级为10-23 j单位操作。而对于一个MOSFET实际值约为10-14 J，量子极限来说这是相当难达到的。 另一种内在的器件限制是栅极氧化厚度。当栅氧化层低于5 nm处，有一个有限概率电子穿过栅氧化层通过量子力学隧道过程。为了是器件能够正常运行，这个隧道电流要小。因此， 隧道效应要求栅氧化层的一个基本下限