毕业论文基于fpga的ccd时序电路设计说明书

基于 FPGA 的 CCD 时序电路设计 摘 要 CCD 广泛应用在数码摄影、天文学领域，CCD 图像传感器可直接将光学信号转换 为电信号，实现图像的获取、存储、传输、处理和复现。本设计的内容就是基于 FPGA 的 CCD 时序电路设计。 本设计采用了线阵 CCD 器件 TCD1500C。在电路部分，将 FPGA 的对应管脚输出 的波形信号传输给 TCD1500C，实现对 TCD1500C 的驱动。与此同时，还要用 FPGA 控制 AD 转换器 AD9826。让 FPGA 输出相应的波形信号并传输给 AD9826，使其采用 2 通道 CDS 模式，并让 AD9826 的对应端口接受 TCD1500C 的输出信号，实现 A/D 转 换。在软件部分，分析了 TCD1500C 的工作特性和时序波形图后，利用 Verilog 语言编 写时序波形程序。程序通过设置基本计数单元，以计数的方式，实现 TCD1500C 的时 钟脉冲、复位脉冲、采样保持脉冲、转移脉冲 4 个信号的逻辑关系。经过 Quartus仿 真后，将程序下载到 FPGA 开发板中，可以实现波形信号的输出。 在程序编写、仿真无误后，将程序下载到 FPGA 中，实现了对应波形的输出，完 成了对 TCD1500C 的驱动。 关键词关键词:TCD1500C 芯片；时序波形；驱动电路；Verilog 语言；FPGA 器件 ABSTRACT CCD is widely used in digital photography and astronomy field. CCD image sensor can change optical signal into electrical signal directly and realize image acquisition, storage, transmission, processing and reiteration. The content of the graduation design is the design of the CCD sequential circuits based on FPGA. The graduation design selects linear CCD components TCD1500C to use. In the circuit, the waveform signal output of the FPGA corresponding tube feet is sent to TCD1500C to realize TCD1500C driver. Meanwhile, let FPGA controls AD converter AD9826. Let FPGAs corresponding waveform signal output send to AD9826 to make it use 2 channel CDS mode. And let AD9826 corresponding port accept TCD1500C signal output to realize A/D conversion. In the part of software, after analyzing its working characteristics and the timing waveform figure, Verilog language is used to write timing waveform program. Through the set of the basic counting unit and the use of counting method, the program realizes TCD1500C chips clock pulse, the reset pulse, the sampling pulse and transfer pulse to keep the logic relation of the signal. And after simulating by Quartus, program is downloaded in the FPGA developing board. Then it realizes the waveform signal output and sends the waveform signal to the TCD1500C as to realize the TCD1500C driver. After the program correctly simulating, program is downloaded to FPGA. Then achieve a corresponding waveform output and complete the TCD1500C driver. Keywords: TCD1500C chip; timing waveforms; drive circuit; Verilog language; FPGA device 目 录 第 1 章 前言1 1.1 CCD 器件的发展、应用和特点1 1.2 CCD 器件的几种驱动方式及比较2 1.2.1 CCD 的驱动方式2 1.2.2 CCD 各种驱动方式比较4 1.3 FPGA 器件的介绍4 1.3.1 FPGA 器件的基本原理4 1.3.2 FPGA 器件的特点6 第 2 章 CCD 的工作原理7 2.1 CCD 的工作原理和过程介绍7 2.2 设计中的 CCD 芯片及其他 CCD 芯片介绍7 2.2.1 TCD1251UD 的芯片介绍7 2.2.2 TCD102C 的芯片介绍7 2.2.3 设计中应用的 TCD1500C 的芯片介绍8 2.3 TCD1500C 驱动过程8 第 3 章 FPGA 开发板11 3.1 FPGA 开发板11 3.2 FPGA 芯片结构11 第 4 章 CCD 驱动的总体原理图15 第 5 章 CCD 驱动时序程序17 5.1 QUARTUS介绍17 5.2 VERILOG语言介绍17 5.3 TCD1500C 驱动时序编程过程17 第 6 章 结论20 致 谢22 参考文献23 附 录24 1 第 1 章 前 言 1.1 CCD 器件的发展、应用和特点 CCD 器件是于 1969 年由美国贝尔实验室的维拉波义耳和乔治史密斯所发明的。 四十年来，CCD 器件及其应用技术的研究取得了惊人的进展，特别是在图像传感和非 接触测量领域的发展更为迅速。随着 CCD 技术和理论的不断发展，CCD 技术应用的 广度与深度必将越来越大。CCD 是使用一种高感光度的半导体材料集成，它能够根据 照射在其面上的光线产生相应的电荷信号，在通过模数转换器芯片转换成“0”或 “1”的数字信号，这种数字信号经过压缩和程序排列后，可由闪速存储器或硬盘卡保 存即收光信号转换成计算机能识别的电子图像信号，可对被测物体进行准确的测量、 分析1。 在数码相机领域，CCD 的应用更是异彩纷呈。一般的彩色数码相机是将拜尔滤镜 （Bayer filter）加装在 CCD 上。每四个像素形成一个单元，一个负责过滤红色、一个 过滤蓝色，两个过滤绿色(因为人眼对绿色比较敏感)。结果每个像素都接收到感光讯号， 但色彩分辨率不如感光分辨率。一般的彩色数码相机是将拜尔滤镜（Bayer filter）加装 在 CCD 上。每四个像素形成一个单元，一个负责过滤红色、一个过滤蓝色，两个过滤 绿色(因为人眼对绿色比较敏感)。结果每个像素都接收到感光讯号，但色彩分辨率不如 感光分辨率。截至 2005 年，超高分辨率的 CCD 芯片仍相当昂贵，配备 3CCD 的高解 析静态照相机，其价位往往超出许多专业摄摄影者的预算。因此有些高档相机使用旋 转式色彩滤镜，兼顾高分辨率与忠实的色彩呈现。这类多次成像的照像机只能用于拍 摄静态物品。 CCD 在天文学方面有一种奇妙的应用方式，能使固定式的望远镜发挥有如带追踪 望远镜的功能。方法是让 CCD 上电荷读取和移动的方向与天体运行方向一致，速度也 同步，以 CCD 导星不仅能使望远镜有效纠正追踪误差，还能使望远镜记录到比原来更 大的视场。 数码相机规格表中的 CCD 一栏经常写着“1/2.7 英寸 CCD”等。这里的“1/2.7 英 寸”就是 CCD 的尺寸，实际上就是 CCD 对角线的长度。现有的数码相机一般采用 1/2.7 英寸、1/2.5 英寸和 1/1.8 英寸等尺寸的 CCD。CCD 是受光元件(像素)的集合体，接收 透过镜头的光并将其转换为电信号。在像素数一样的情况下，CCD 尺寸越大单位像素 2 就越大。这样，单位像素可以收集更多的光线，因此，理论上可以说有利于提高画质2。 CCD 结构包含感光二极管、并行信号寄存器、并行信号寄存器、信号放大器、 数摸转换器等项目, CCD 的工作原理由微型镜头、分色滤色片、感光层等三层。CCD 彩色摄像机的主要技术指标。CCD 尺寸，亦即摄像机靶面。原多为 1/2 英寸，现在 1/3 英寸的已普及化，1/4 英寸和 1/5 英寸也已商品化。CCD 像素，是 CCD 的主要性能指 标，它决定了显示图像的清晰程度，分辨率越高，图像细节的表现越好。CCD 是由面 阵感光元素组成，每一个元素称为像素，像素越多，图像越清晰。现在市场上大多以 25 万和 38 万像素为划界，38 万像素以上者为高清晰度摄像机。水平分辨率，彩色摄 像机的典型分辨率是在 320 到 500 电视线之间，主要有 330 线、380 线、420 线、460 线、500 线等不同档次。分辨率是用电视线（简称线 TV LINES）来表示的，彩色摄像 头的分辨率在 330500 线之间。分辨率与 CCD 和镜头有关，还与摄像头电路通道的频 带宽度直接相关，通常规律是 1MHz 的频带宽度相当于清晰度为 80 线。频带越宽，图 像越清晰，线数值相对就越大。 CCD 广泛应用在数码摄影、天文学领域，尤其是光学遥测技术、光学与频谱望远 镜，和高速摄影技术，CCD 在摄像机、数码相机和扫描仪中应用广泛，CCD 从功能上 可分为线阵 CCD 和面阵 CCD 两大类。摄像机中使用的是点阵 CCD，而扫描仪中使用 的是线性 CCD。CCD 的加工工艺有两种，一种是 TTL 工艺，一种是 CMOS 工艺，前 者是毫安级的耗电量，而后者是微安级的耗电量。TTL 工艺下的 CCD 成像质量要优于 CMOS 工艺下的 CCD。CCD 图像传感器可直接将光学信号转换为数字电信号，实现图 像的获取、存储、传输、处理和复现。其显著特点是：1.体积小重量轻；2.功耗小，工 作电压低，抗冲击与震动，性能稳定，寿命长；3.灵敏度高，噪声低，动态范围大；4. 响应速度快，有自扫描功能，图像畸变小，无残像3。目前 CCD 的应用技术已成为集 光学、电子学、精密机械与计算机技术为一体的综合技术,在现代光子学、 光电检测技 术和现代测试技术领域中起到了相当大的作用。因此，CCD 的作用是不可估量的。 1.2 CCD 器件的几种驱动方式及比较 1.2.1 CCD 的驱动方式 目前，产生驱动脉冲的方法有 EPROM 驱动方法、IC 驱动方法、微处理器法(单片 机、DSP 等)以及可编程逻辑器件 CPLD 设计法。 （1）IC 驱动法 3 在设计中，使用同一时钟对几路脉冲进行控制，以保证相互间确定的时间关系。 再用分频器对时钟脉冲进行分频以产生各路脉冲所需的波形。 a用与非门(或斯密特触发器 74LS14) 74LS00 组成环形振荡器作为时钟，分频电 路输出再和时钟输出相与非即得 RS 脉冲。 b分频输出端再接 JK 触发器组成的分频电路。其输出即得到 1,2 脉冲。 c由分频电路进行脉冲延时，然后去控制 JK 触发器就得到了所需的 SH 脉冲的 周期。电平转换电路一般采用 MOS 驱动器(如 DS0026,74HC04 等) 把 SH、1、2、RS 反相即得所需的 SH、1、2、RS 脉冲。 （2）EPROM 驱动法 SH 为光积分脉冲信号；1 ,2 为时钟脉冲信号；RS 为复位脉冲信号；SP 为采 样保持脉冲信号。在 SH、1、2、RS 和 SP5 个信号中，最窄的是 SP 和 RS 两个信 号的高电平部分，各个信号的任何部分都是其的倍数。根据这一特点，将这组信号以 该部分为基本单位划分为若干个等时间间隔，称为状态。时钟波形电平变化发生在一 定状态变化时刻，这样任意一路信号都被分为上万个状态，处于某一状态时，各路信 号或 1 或 0，构成一个状态的数据，将数据依次装入可擦除只读存储器 EPROM 中，只 要等时间间隔地依次输出这些数据就形成了 CCD 所需的各路波形。例如：SH 对应 EPROM 的 D7 位；1 对应 D6；2 对应 D5；RS 对应 D4；SP 对应 D3，这样就可以 写出一系列二进制编码。 （3）单片机驱动 由于大多数 CCD 应用系统都含有单片机，这使有关 CCD 应用系统开发者十分自 然地考虑用单片机的并行锁存输出口输出所需的驱动脉冲信号，实现对 CCD 的控制。 单片机是靠指令产生 I/O 口的输出逻辑状态来产生驱动时序，由于线阵 CCD 的典型复 位脉冲是 1 MHz，对单片机的速度有一个最低要求，所以要实现这种驱动方法必须使 用指令周期小于 1s 的单片机。所示，为了获得精确 CCD 驱动时序，不能使用转移 指令(循环执行程序)。因为转移指令要根据某种条件产生程序分支，而分支程序在不同 条件下执行的指令周期数是不同的，因而造成 CCD 的驱动时序不准确。 但是完全不 使用转移指令，对于上千像元的 CCD 来说，一个工作周期往往需要几千字节甚至更多 字节的程序存储器。解决的办法是避免双重循环结构，采用若干重复的单循环结构， 填补其他指令以解决不同分支入口处机器周期数不同的问题，使产生的驱动时序严格 符合要求。 4 （4）FPGA/CPLD CPLD 和 FPGA 都是可编程逻辑器件，它们的规模较大，适合于时序、组合等逻 辑电路应用场合，可以替代几十甚至上百块通用集成电路芯片。这种芯片具有可编程 性和实现方案容易改动的特点，通过对 CPLD/FPGA 重新配置或编程，就可以实现一 种新的功能。CPLD 和 FPGA 在其结构上各有其特点，由于内部结构上的差异导致了 它们功能和性能上的差别。FPGA 采用一种基于门阵列的结构，内部采用的是分段式 互连结构，而 CPLD 则采用的是连续式互连结构。这一结构上的差异使 CPLD 消除了 FPGA 在定时上的差异，并在逻辑单元之间提供了一条快速、具有固定延时的通路， 因而可以通过设计模型精确的计算信号在器件内部的时延。由于采用了全新的机构、 先进的技术再加上 MAX+PLUS可编程的开发环境，使 CPLD 还具有高速度、高集成 度、价格合理、开发周期短和有利于在线编程等优势。但其具体的过程，基本与其他 几种方法没有太大的区别。 1.2.2 CCD 各种驱动方式比较 EPROM(或 EEPROM)法，设计思想十分显然，不论对任何型号的 CCD,其硬件结 构几乎不需要变化。只需按 CCD 的典型驱动波形图，将 EPROM 输出数据与 CCD 信 号相对应，以及将波形转化成数据即可，设计起来十分简单。而设计的系统性能稳定， 可以进行程序擦除，再开发，但是器件要工作还需要地址发生器，而根据前面分析的 结果，要保存一个周期的驱动波形信号需要 14k 或以上存储量，相应的地址信号也需 要 14 位或更多，设计这么多位的同步计数器又增加了设计工作量，而且电路板面积也 随之增大。另外，存储的数据不能在系统修改。 单片机驱动方法与 EPROM 方法有些相似。EPROM 方法每改变地址就输出新的状 态数据，单片机法每改变一次端口输出指令就改变了输出数据。在这种设计方法中， 硬件电路非常简单，但是存在资源浪费较多，频率较低的缺陷。 可编程逻辑器件(FPGA)设计法实现的系统集成度高、速度快、可靠性好。系统每 一功能模块完成后可单独仿真，整个系统完成时也可在计算机上进行仿真，不需要外 部测试仪器就可以检查修改设计中的问题。另外，利用 ISP 技术后,系统提供编程接口， 电子系统的硬件设计变得像软件设计那样灵活而又易于修改。硬件的功能可以实时地 加以修改，或按规定程序改变组态。大规模可编程逻辑器件的应用已经是电子系统设 计的趋势。 1.3 FPGA 器件的介绍 5 1.3.1 FPGA 器件的基本原理 FPGA（FieldProgrammable Gate Array） ，即现场可编程门阵列，它是在 PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路 （ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原 有可编程器件门电路数有限的缺点。目前以硬件描述语言（Verilog 或 VHDL）所完成 的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流4。这些可编辑元件可以被用来实现一些基本的逻辑门电路或 者更复杂一些的组合功能比如解码器或数学方程式。在大多数的 FPGA 里面，这些可 编辑的元件里也包含记忆元件例如触发器或者其他更加完整的记忆块。FPGA 芯片是 小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA 是由存放在片内 RAM 中 的程序来设置其工作状态的，因此，工作时需要对片内的 RAM 进行编程。用户可以根 据不同的配置模式，采用不同的编程方式。加电时，FPGA 芯片将 EPROM 中数据读入 片内编程 RAM 中，配置完成后，FPGA 进入工作状态。掉电后，FPGA 恢复成白片， 内部逻辑关系消失，因此，FPGA 能够反复使用。FPGA 的编程无须专用的 FPGA 编程 器，只须用通用的 EPROM、PROM 编程器即可。当需要修改 FPGA 功能时，只需换 一片 EPROM 即可。这样，同一片 FPGA，不同的编程数据，可以产生不同的电路功能。 因此，FPGA 的使用非常灵活。 目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综 合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可 编辑元件可以被用来实现一些基本的逻辑门电路（比如 AND、OR、XOR、NOT）或 者更复杂一些的组合功能比如解码器或数学方程式。在大多数的 FPGA 里面，这些可 编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。 系统设计师可以根据需要通过可编辑的连接把 FPGA 内部的逻辑块连接起来，就好像 一个电路试验板被放在了一个芯片里。一个出厂后的成品 FPGA 的逻辑块和连接可以 按照设计者而改变，所以 FPGA 可以完成所需要的逻辑功能。 FPGA 一般来说比 ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而 且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正 程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的 FPGA。 因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的 FPGA 上完成 的，然后将设计转移到一个类似于 ASIC 的芯片上。另外一种方法是用 CPLD（复杂可 6 编程逻辑器件备） 。FPGA 采用了逻辑单元阵列 LCA（Logic Cell Array）这样一个概念， 内部包括可配置逻辑模块 CLB（Configurable Logic Block） 、输出输入模块 IOB（Input Output Block）和内部连线（Interconnect）三个部分。现场可编程门阵列（FPGA）是 可编程器件。与传统逻辑电路和门阵列（如 PAL，GAL 及 CPLD 器件）相比，FPGA 具有不同的结构，FPGA 利用小型查找表（161RAM）来实现组合逻辑，每个查找表 连接到一个 D 触发器的输入端，触发器再来驱动其他逻辑电路或驱动 I/O，由此构成 了即可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利 用金属连线互相连接或连接到 I/O 模块。FPGA 的逻辑是通过向内部静态存储单元加载 编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及个模块 之间或模块与 I/O 间的连接方式，并最终决定了逻辑单元的逻辑功能以及各模块之间 或模块与 I/O 间的联接方式，并最终决定了 FPGA 所能实现的功能, FPGA 允许无限次 的编程。 目前主流的 FPGA 仍是基于查找表技术的，已经远远超出了先前版本的基本性能， 并且整合了常用功能（如 RAM、时钟管理和 DSP）的硬核（ASIC 型）模块。FPGA 芯片主要由 7 部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整 的时钟管理、嵌入块式 RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件 模块。 1.3.2 FPGA 器件的特点 FPGA 的基本特点 （1）采用 FPGA 设计 ASIC 电路(专用集成电路)，用户不需要投片生产，就能得 到合用的芯片。 （2）FPGA 可做其它全定制或半定制 ASIC 电路的中试样片。 （3）FPGA 内部有丰富的触发器和 I/O 引脚。 （4）FPGA 是 ASIC 电路中设计周期最短、开发费用最低、风险最小的器件之一。 （5) FPGA 采用高速 CMOS 工艺，功耗低，可以与 CMOS、TTL 电平兼容。 可以说，FPGA 芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 FPGA 是由存放在片内 RAM 中的程序来设置其工作状态的，因此，工作时需要对 片内的 RAM 进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA 芯片将 EPROM 中数据读入片内编程 RAM 中，配置完成后， 7 FPGA 进入工作状态。掉电后，FPGA 恢复成白片，内部逻辑关系消失，因此，FPGA 能够反复使用。FPGA 的编程无须专用的 FPGA 编程器，只须用通用的 EPROM、PROM 编程器即可。当需要修改 FPGA 功能时，只需换一片 EPROM 即可。 这样，同一片 FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA 的使 用非常灵活。 8 第 2 章 CCD 的工作原理 2.1 CCD 的工作原理和过程介绍 CCD 的基本功能是电荷的存储和电荷的转移。它存储由光或电激励产生的信号电 荷，当对它施加特定时序的脉冲时，其存储的信号电荷便能在 CCD 内作定向传输。 CCD 工作过程的主要问题是信号电荷的产生，存储，传输，和检测。在 CCD 中，电 荷注入的方法有很多，归纳起来，可分为光注入和电注入两类。1：光注入 当光照射 到 CCD 硅片上时，在栅极附近的半导体体内产生电子空穴对，其多数载流子被栅极 电压排开，少数载流子则被收集在势阱中形成信号电荷。CCD 摄象器件的光敏单元为 光注入方式。2：电注入 所谓电注入就是 CCD 通过输入结构对信号电压或电流进行电 压流进行采样，然后将信号电压或电流转换为信号电荷。 电荷的存储构成 CCD 的基本单元是 MOS（金属-氧化物-半导体）结构在栅极施加 正偏压之前，P 型半导体中空穴（多数载流子）分布是均匀的。当栅极施加正偏压后， 空穴被排斥，产生耗尽区，偏压继续增加，耗尽区将进一步向半导体内延伸。当正偏 压P 型半导体的阈值电压时，半导体与绝缘体截面上的电势(常称为表面势，用 S 表示)变得如此之高，以至于将半导体内的电子(少数载流子)吸引到表面，形成一层极 薄的(约 10um )但电荷浓度很高的反型层，反型层电荷的存在表明了 MOS 结构存储电 荷的功能。然而，当栅极电压由零变到高于阈值电压时，轻掺杂半导体中的少数载流 子很少，不能立即建立反型层。在不存在反型层的情况下，耗尽区将进一步向体内延 伸，而且，栅极的衬底之间的绝大部分电压降落在耗尽区上，如果随后可以获得少数 载流子，那么耗尽区将收缩,表面势下降，氧化层上的电压增加。当提供足够的少数载 流子时，表面势可降低到半导体材料费密能级的两倍5。 2.2 设计中的 CCD 芯片及其他 CCD 芯片介绍 2.2.1 TCD1251UD 的芯片介绍 TCD1251UD 是具有高灵敏度、低暗电流，2700 像元的 CCD 图象传感器。本传感 器可用于传真、图象扫描和 OCR。它包含一列 2700 像元的光电二极管，当扫描一张 A4 的图纸时，可达到 12 线/毫米的精度。其特性如下：像敏单元数目：2700 像元；像 敏单元大小：11um11um,中心距为 11um；光敏区域：采用高灵敏度、低暗电流的 PN 结作为光敏单元；时钟：CMOS 5V 驱动；封装：采用 22 脚 DIP 封装6。 2.2.2 TCD102C 的芯片介绍 9 TCD102C 线性 CCD 是一二相双沟道线阵 CCD 摄像器件，有效光敏单元 2048 个， 光敏阵列长约 28.672mm，光积分时间 TSH 不小于 2084ms，驱动频率为 1MHz，其占 空比为 1:3。传感器内部具有采用保持电路。转移脉冲 FSH 的周期即一次光积分的时 间大于 2084 个 T（T 为驱动脉冲的 FR 的周期） ，高电平时间至少为一个 T。F1、F2 的频率为 FR 的一半7。 2.2.3 设计中应用的 TCD1500C 的芯片介绍 设计中应用的 TCD1500C 是东芝公司线阵 CCD 图像传感器，TCD1500C 是一种 高灵敏度、低暗电流、5340 像元的线阵 CCD 图象传感器。该传感器可用于传真、图 象扫描和 OCR。该器件的内部信号预处理电路包含采样保持和输出预放大电路。像敏 单元数目是 5340，像敏单元大小 7mm7mm7mm（相邻像元中心距为 7um） ，光敏 区域是采用高灵敏度 PN 结作作为光敏单元，时钟是二相（5V） ，内部电路是包含采样 保持电路，输出预放大电路，封装形式是 22 脚 DIP 封装8。 2.3 TCD1500C 驱动过程 TCD1500C 在驱动脉冲作用下开始工作。由图 2-1 可知，CCD 的一个工作周期分 为两个阶段：光积分阶段和电荷转移阶段。在光积分阶段，SH 为低电平，它使存储栅 和模拟移位寄存器隔离，不会发生电荷转移现象。存储栅和模拟移位寄存器分别工作， 存储栅进行光积分，模拟移位寄存器则在驱动脉冲的作用下串行地向输出端转移信号 电荷，再由 SP 进行采样和保持，最后由 OS 端分别输出。RS 信号清除寄存器中的残 余电荷。在电荷转移阶段 SH 为高电平，存储栅和模拟移位寄存器之间导通，实现感光 阵列光积分所得的光生电荷势阱中，此时，输出脉冲停止工作，输出端没有有效电荷 输出。由于结构上的安排，OS 先输出 13 个虚设像元信号，再输出 45 个哑元像元，然 后再输出 5 340 个有效像元信号，之后再是 12 个哑元信号，输出 1 个奇偶检测信号， 以后便是空驱动(空驱动的数目可以是任意的)。 10 图 2-1.TCD1500C 的驱动时序图 表 2-1.TCD1500C 的工作条件 特 性符号最小值典型值最大值单位 高电平4.55.05.5V时钟脉冲电压 低电平V0-0.5V 高电平4.55.05.5V转移脉冲电压 低电平VSH0-0.5V 高电平4.55.05.5V复位脉冲电压 低电平VRS0-0.5V 高电平4.55.05.5V采样保持脉冲电压 低电平VSP0-0.5V 高电平4.55.05.5V末级转换电压 低电平VSW0-0.5V 电源电压（模拟） VAD 11.412.013.0V 电源电压（数字） VDD 11.012.013.0V 11 表 2-2.TCD1500C 的时钟特性 特 性符 号最小值典型值最大值单位 时钟脉冲频率 f -0.54.0MHZ 复位脉冲频率 fRS -1.08.0MHZ 采样保持脉冲频率 fSP -1.08.0MHZ 时钟电容 C -10pF 末级时钟电容C -10pF 转移栅电容CSH -10pF 采样保持栅电容CSP -10pF 转换电容CSW -10pF 12 第 3 章 FPGA 开发板 3.1 FPGA 开发板 实验中使用的是 FPGA 开发板。整个开发系统由核心板、SOPC 开发平台和扩展 板构成，根据用户不同的需求配置成不同的开发系统。系统根据用户不同的设计需求 来更换其它不同系列的核心板，实验中使用的 EP1C12 核心板为基于 Altera Cyclone 器 件的嵌入式系统开发提供了一个很好的硬件平台，它可以为开发人员提供以下资源： （1）主芯片采用 Altera Cyclone 器件 EP1C12F324C8 （2）EPCS4I8 配置芯片 （3）4 个用户自定义按键 （4）4 个用户自定义 LED （5）1 个七段码 LED （6）标准 AS 编程接口和 JTAG 调试接口 （7）50MHz 高精度时钟源 （8）三个高密度扩展接口 （9）系统上电复位电路 （10）支持+5V 直接输入，板上电源管理模块9 核心板主芯片采用 324 引脚、BGA 封装的 E1C12 FPGA，它拥有 12060 个 LE，52 个 M4K 片上 RAM（共计 239616bits） ，2 个高性能 PLL 以及多达 249 个用户自定义 IO。FPGA 开发平台提供了丰富的资源供学生或开发人员学习使用，资源包括接口通 信、控制、存储、数据转换以及人机交互显示等几大模块，接口通信模块包括 SPI 接 口、IIC 接口、VGA 接口、RS232 接口、USB 接口、PS2 键盘/鼠标接口、1Wire 接 口等；存储模块包括 EEPROM 存储器模块等；数据转换模块包括串行 ADC、DAC 以 及音频 CODE 等；人机交互显示模块包括 8 个按键、16 个 LED 发光二极管显示、 1602 字符型点阵 LCD、8 位动态 7 段码管、实时时钟、SD 卡等。上述的这些资源模块 既可以满足初学者入门的要求，可以满足开发人员进行二次开发的要求。 3.2 FPGA 芯片结构 目前主流的 FPGA 仍是基于查找表技术的，已经远远超出了先前版本的基本性能， 并且整合了常用功能（如 RAM、时钟管理和 DSP）的硬核（ASIC 型）模块。FPGA 芯片主要由 7 部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整 13 的时钟管理、嵌入块式 RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件 模块10。各部分都有紧密的联系。 每个模块的功能如下： （1）可编程输入输出单元（IOB） 可编程输入/输出单元简称 I/O 单元，是芯片与外界电路的接口部分，完成不同电 气特性下对输入/输出信号的驱动与匹配要求。FPGA 内的 I/O 按组分类，每组都能够 独立地支持不同的 I/O 标准。通过软件的灵活配置，可适配不同的电气标准与 I/O 物理 特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，I/O 口的频率也越来 越高，一些高端的 FPGA 通过 DDR 寄存器技术可以支持高达 2Gbps 的数据速率。外部 输入信号可以通过 IOB 模块的存储单元输入到 FPGA 的内部，也可以直接输入 FPGA 内部。当外部输入信号经过 IOB 模块的存储单元输入到 FPGA 内部时，其保持时间 （Hold Time）的要求可以降低，通常默认为 0。 为了便于管理和适应多种电器标准，FPGA 的 IOB 被划分为若干个组（bank） ，每 个 bank 的接口标准由其接口电压 VCCO 决定，一个 bank 只能有一种 VCCO，但不同 bank 的 VCCO 可以不同。只有相同电气标准的端口才能连接在一起，VCCO 电压相同 是接口标准的基本条件。 （2）可配置逻辑块（CLB） CLB 是 FPGA 内的基本逻辑单元。CLB 的实际数量和特性会依器件的不同而不同， 但是每个 CLB 都包含一个可配置开关矩阵，此矩阵由 4 或 6 个输入、一些选型电路 （多路复用器等）和触发器组成。开关矩阵是高度灵活的，可以对其进行配置以便处 理组合逻辑、移位寄存器或 RAM。在 Xilinx 公司的 FPGA 器件中，CLB 由多个（一 般为 4 个或 2 个）相同的 Slice 和附加逻辑构成。每个 CLB 模块不仅可以用于实现组 合逻辑、时序逻辑，还可以配置为分布式 RAM 和分布式 ROM。Slice 是 Xilinx 公司定 义的基本逻辑单位，一个 Slice 由两个 4 输入的函数、进位逻辑、算术逻辑、存储逻辑 和函数复用器组成。算术逻辑包括一个异或门（XORG）和一个专用与门 （MULTAND） ，一个异或门可以使一个 Slice 实现 2bit 全加操作，专用与门用于提高 乘法器的效率；进位逻辑由专用进位信号和函数复用器（MUXC）组成，用于实现快 速的算术加减法操作；4 输入函数发生器用于实现 4 输入 LUT、分布式 RAM 或 16 比 特移位寄存器（Virtex-5 系列芯片的 Slice 中的两个输入函数为 6 输入，可以实现 6 输 入 LUT 或 64 比特移位寄存器） ；进位逻辑包括两条快速进位链，用于提高 CLB 模块 14 的处理速度。 （3）数字时钟管理模块（DCM） 业内大多数 FPGA 均提供数字时钟管理（Xilinx 的全部 FPGA 均具有这种特性） 。 Xilinx 推出最先进的 FPGA 提供数字时钟管理和相位环路锁定。相位环路锁定能够提 供精确的时钟综合，且能够降低抖动，并实现过滤功能。 （4）嵌入式块 RAM（BRAM） 大多数 FPGA 都具有内嵌的块 RAM，这大大拓展了 FPGA 的应用范围和灵活性。 块 RAM 可被配置为单端口 RAM、双端口 RAM、内容地址存储器（CAM）以及 FIFO 等常用存储结构。RAM、FIFO 是比较普及的概念，在此就不冗述。CAM 存储器在其 内部的每个存储单元中都有一个比较逻辑，写入 CAM 中的数据会和内部的每一个数据 进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有 广泛的应用。除了块 RAM，还可以将 FPGA 中的 LUT 灵活地配置成 RAM、ROM 和 FIFO 等结构。在实际应用中，芯片内部块 RAM 的数量也是选择芯片的一个重要因素。 单片块 RAM 的容量为 18k 比特，即位宽为 18 比特、深度为 1024，可以根据需要 改变其位宽和深度，但要满足两个原则：首先，修改后的容量（位宽深度）不能大于 18k 比特；其次，位宽最大不能超过 36 比特。当然，可以将多片块 RAM 级联起来形 成更大的 RAM，此时只受限于芯片内块 RAM 的数量，而不再受上面两条原则约束。 （5）丰富的布线资源 布线资源连通 FPGA 内部的所有单元，而连线的长度和工艺决定着信号在连线上 的驱动能力和传输速度。FPGA 芯片内部有着丰富的布线资源，根据工艺、长度、宽 度和分布位置的不同而划分为 4 类不同的类别。第一类是全局布线资源，用于芯片内 部全局时钟和全局复位/置位的布线；第二类是长线资源，用以完成芯片 Bank 间的高 速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间 的逻辑互连和布线；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。 在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网 表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源 的使用方法和设计的结果有密切、直接的关系。 （6）底层内嵌功能单元 15 内嵌功能模块主要指 DLL（Delay Locked Loop） 、PLL（Phase Locked Loop） 、DSP 和 CPU 等软处理核（SoftCore） 。现在越来越丰富的内嵌功能单元，使得单片 FPGA 成 为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向 SOC 平台过渡。 DLL 和 PLL 具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及 占空比调整和移相等功能。Xilinx 公司生产的芯片上集成了 DLL，Altera 公司的芯片集 成了 PLL，Lattice 公司的新型芯片上同时集成了 PLL 和 DLL。PLL 和 DLL 可以通过 IP 核生成的工具方便地进行管理和配置。 （7）内嵌专用硬核 内嵌专用硬核是相对底层嵌入的软核而言的，指 FPGA 处理能力强大的硬核 （Hard Core） ，等效于 ASIC 电路。为了提高 FPGA 性能，芯片生产商在芯片内部集成 了一些专用的硬核。例如：为了提高 FPGA 的乘法速度，主流的 FPGA 中都集成了专 用乘法器；为了适用通信总线与接口标准，很多高端的 FPGA 内部都集成了串并收发 器（SERDE