专业实训论文-基于Verilog的数字下变频实现.doc

基于verilog的数字下变频实现摘 要在软件无线电接收机的设计中，如果经过混频后得到的中频信号比原始信号的频率低，那么此种混频方式叫做下变频 （down converter or dc）。数字下变频的目的是经过数字混频将a/d转换输出的中频信号搬移到基带，然后再通过抽取，完成信道提取任务。数字下变频（digital down converter or ddc）是软件无线电的核心技术之一。关键词：数字下变频; 抽取 ; fpga ; verilog hdlabstractin software radio receiver design, the intermediate frequency signal low than the original frequency signal after frequency mixing, this frequency mixing way down under converter always called dc. the purpose of the ddc is moved intermediate frequency signal which is the output of adc conversion to the baseband by digital frequency mixing, then extracting and completing the channel extraction task. ddc is the main technology of software radio.keywords: ddc; decimation; fpga; verilog hdl目录摘 要1abstract1第一章 前言31.1 软件无线电概述31.2 数字下变频概况41.3 数字下变频的实现41.4 fpga在数字下变频领域的应用5第二章 数字下变频原理【1】52.1接收链路52.2数字前端的结构72.3 数字下变频的基本原理7第三章 数字下变频的fpga实现93.1设计环境介绍93.2数字下变频的fpga实现93.2.1配置 dcm 的 ip 核93.2.2配置 dds 的 ip 核113.2.3配置 complex multiplier 的 ip 核123.2.4例化上述ip完成顶层设计143.3对整个工程进行综合16参考文献16第一章 前言1.1 软件无线电概述软件无线电（software radio）是指在一个开放的公共硬件平台上利用不同可编程的软件方法实现所需要的无线电系统，简称swr。软件无线电的基本思想是以一个通用、标准、模块化的硬件平台为依托，通过软件编程来实现无线电台的各种功能，从基于硬件、面向用途的电台设计方法中解放出来。目前由于 adc 转换器件还不能直接采样射频信号，因此部分信道化处理必须在模拟域实现，因此前端由数字前端和模拟前端（afe）两部分组成，且模拟前端更靠近天线端,如图1-1，图1-2。前端基带处理 模拟信号 数字信号图1-1 前端在接收机中的位置1、速率转换2、数字滤波3、数字下变频1、射频放大2、模拟滤波3、模拟下变频数字领域模拟领域模拟前端afe基带处理数字前端def前端图1-2 数字前端和模拟前端为了实现软件无线电思想，adc 转换器应该尽可能地靠近天线，从而最大限度地减少afe，将更多的信道化处理移入 dfe。1.2 数字下变频概况软件无线电是一种以现代通信理论为基础，以数字信号处理为核心，以微电子技术为支撑的新的无线通信体系结构，目前以通用的可编程逻辑器件或数字信号处理器构建硬件平台，是当前移动通信领域的研究热点之一。而数字下变频技术作为软件无线电数字接收机的主要技术之一，也成为热点研究课题。下变频的目的是为了降低信号的载波频率或是直接去除载波频率得到基带信号。而对于数字下变频而言，是通过下变频直接得到所需要的数字基带信号。1.3 数字下变频的实现现在数字下变频的方法主要有三种：软件实现，专用硬件芯片，fpga实现。用软件方式实现下变频时，由于数字下变频数据流速率始终是输入信号的采样频率，而软件无线电adc的采样频率很高，用这种方法实现下变频时，对dsp的要求较高，至少要比adc采样速率大一到二个数量级，因此，仅适用于变频比不大或带宽不大的特殊应用场合，不能很好满足软件无线电宽带、开放的要求。数字下变频专门硬件芯片功能强大，能够比较好的实现所需要的功能，但是缺点是成本较高，缺乏灵活性，如中频跟踪、抽取比大小、子频带带宽等参数无法灵活选择。由于下变频器的工作过程不是非常复杂，可以很方便的利用fpga技术来实现。fpga的设计和修改非常灵活，其灵活性和方便性与软件相差无几。同时，fpga是高速可配置的逻辑电路，其物理和逻辑的布局布线是为状态机和顺序逻辑快速实现而设计的，单片集成度己达百万门以上，可用于复杂的数字信号处理，如卷积、相关和滤波。应用fpga实现数字下变频，可以根据不同的系统要求，采用不同的结构来完成相应的功能，具有很大的灵活性，便于进行系统的功能扩充和升级。目前，在设计软件无线电系统中计算量最大的数字下变频和抽取系统时，一般都是用硬件可编程芯片实现。1.4 fpga在数字下变频领域的应用在软件无线电接收机的设计中，数字下变频器(ddc)技术是其核心技术之一。数字中频软件无线电接收机由模拟预处理、adc、ddc和高速dsp组成。一般a/d采样都是在中频以上，其频率一般在mhz数量级以上。用fpga来实现比用专用芯片具有更多的好处，fpga器件具有很强的稳定性和高效的处理能力，它可以工作在几十甚至上百mhz的频率上，其高速强大的处理能力，是实现数字中频处理的理想器件。使用fpga芯片实现的下变频器件可以更加方便的采用软件方法将存储器、控制器等外围器件集成到芯片内部，提高了整个系统的稳定行和集成度。虽然用硬件实现，fpga的重复可配置能力，使其可以根据不同的系统要求，采用不同的结构来完成相应的功能，具有很强的灵活性，便于进行系统功能扩展和性能升级。并且设计和修改非常容易，其灵活性与方便性与软件实现相差无几，适合软件无线电灵活性。近年来fpga器件在工艺方面的进步和设计思想上的创新为之带来了前所未有的逻辑规模和强大的处理性能。例如， altera公司最新推出的hardcopy技术，可以在10.12周内将一个成熟的fpga设计转成量产的asic，并且保证asic的功能和时序与fpga芯片完全一致，pintopin的管脚兼容，大大减少了设计者验证和仿真的工作量，免除使用者重新layout pcb的麻烦，其100%的流片成功率大大减少了从设计到产品的移植周期。第二章 数字下变频原理【1】2.1接收链路目前，常用的接收链路有 3类：超外差接收机结构、零中频接收机结构以及低中频接收机结构，其结构分别如图2-1、图2-2、图2-3。图2-1 超外差接收机结构图超外差接收机应用时间悠久，发展非常成熟，但由于需要应用到两级以上的滤波，因此其功耗和复杂度都比较高，且对镜像频谱的抑制要求比较高。图2-2 零中频接收机结构框图零中频接收机的本振信号和接收到的射频信号处于同一频率，其电路结构比较简单，没有镜像频谱抑制的问题，但是会有直流失调抑制，以及二阶失真的问题。和超外差接收机相比，零中频接收机更加适合无线通信，其主要原因包括：首先，零中频的本振频率和接收射频信号的频率相同，因此接收电路的本振信号可以和发射信号的本振采用同一本振，这样可以减小硬件开销和功耗，降低电路复杂度；其次，接收信号的频谱在零频处没有功率分布，在进行适当的滤波以后，零中频接收机的直流失调对接收机信号功率的影响不大tim henstschel，channelization for software defined base-station，2002。 低中频接收机具备其余两种接收机的绝大多数好处，没有在模拟域完成解调功能。由于低中频接收机的中频很低，因此可以用数字的方法来进行下变频和频谱抑制，符合软件无线电的设计思想。此外，比较图 9-2、图 9-3 和图 9-4 可以看出，低中频接收机可以节省一块adc，从而有效节约硬件成本。因此，在目前的无线设备中，大多采用低中频接收机，其中频频点一般为几十兆赫兹。 图2-3 低中频接收机结构框图2.2数字前端的结构 软件无线电的根本思想是要将 afe 尽可能多的功能转移到dfe 中，随着 adc 采样频率的提高（最高可达300mbit/s）， 目前接收机中dfe 的结构如图2-4 所示，包括高速 ad 采样、数字下变频、采样速率转换和基带信道滤波这4部分。图2-4 dfe结构示意图adc采样是“软件化”处理的第一步；数字下变频和基带信道滤波都属于信道化处理，联系非常紧密；采样速率滤波就是多速率滤波，可以降低dfe 对乘法器的速度要求和硬件实现代价。当然，对于基于软件无线电设计的发射机，则需要依次、对称完成：信道化处理、速率转化、上变频以及dac 转换。 2.3 数字下变频的基本原理 下变频的概念是指把信号搬移更低的载频上，可通过信号 x(t) 与一个旋转复向量相乘得到，即： 其中， fc 为载波频率，其数值可以为正值，也可以为负值。把基带信号搬移到该频点上就是上变频，将该信道从该频点上搬移到基带则称为下变频。信号y(t)、x(t)的实部和虚部都分别称为同相分量和正交分量。 数字下变频就是对上式进行数字化，这就意味着信号和载波分量都必须通过序列来实现，如下式所示。其中序列之间的间隔，也就是采样周期t，决定了数字器件的工作频率。 在低中频接收机中，需要对接收信号进行两次下变频，首先在afe 中完成模拟下变频和滤波处理，然后经过adc采样，在 dfe 中采用数字化的手段对信号进行第二次数字下变频，将期望信道搬移到基带，如图2-5所示。图2-5 接收机下变频载波频率分析示意图由于adc涉及采样，因此在dfe 中的采样信号的载频点还会进行一次潜在的搬移，对于用户来讲，必须计算出搬移量，才能在dfe 中正确完成载波的搬移。假设图2-5中的射频信号频率为 1 800mhz，带宽为4mhz，本地振荡器的频率为1 760mhz，则在adc之前，信号分布在40mhz 和 40mhz 频点上，如图2-6所示。其次，假设adc的采样速率为120mhz，则根据信号采样定理，会将40mhz和 40mhz频点上的信号都左右搬移 120mhz 的整数倍，信号频段分布如图 2-7 所示，其中（40 120 n）mhz频点上的信号为原来40mhz信号经过采样的各个镜像；（ 40 120 n）mhz频点上的信号为原来40mhz 信号经过采样的各个镜像。例如，80mhz 处的信号就是40mhz信号的采样镜像之一。图2-6 afe下变频后的信号频段分布示意图图2-7 adc 下变频后信号频段分布示意图此时，用户可以选择将任何一个镜像搬移到基带，完成解调。为了避免高频噪声对信号质量的影响，一般常选择3倍采样率以下的信号。假设选择将80mhz的信号搬移到基带，则通过80mhz 的载波信号和采样序列相乘，即可将图 2-7 右侧的频谱整体往左搬移80mhz。第三章 数字下变频的fpga实现3.1设计环境介绍本设使用ise12.4进行设计输入，synplify pro 9.6.2进行综合，modelsim se 6.5进行设计仿真。3.2数字下变频的fpga实现通过verilog hdl语言完成数字下变频器，将载波信号从 15mhz 搬移到基带，假设数据位宽为 16 比特，信号速率为40mhz。 3.2.1配置 dcm 的 ip 核实验开发板的晶振频率50mhz，使用dcm(digital clock manager)即数字时钟管理器获得40mhz系统工作时钟。如图3-1、图3-2。图3-1图3-2使用modelsim se 6.5进行仿真，仿真结果如图3-3。图3-33.2.2配置 dds 的 ip 核配置dds 的 ip 核，同时输出 cos 和 sin 信号；系统工作时钟为 40mhz；带宽抑制为96db，对应的数据位宽刚好为 16 比特；频率分辨率设置为 0.4hz；输出三角信号频率为固定的15mhz。如图3-4。图3-4【rdy】：输出的握手信号，当其变高时表明数据有效。 【rfd】：握手信号，在其变高后的下一个时钟上升沿数据有效。对例化 dds 的 ip 核进行仿真，仿真程序见附录，仿真结果如图3-5。图3-53.2.3配置 complex multiplier 的 ip 核使两路复数信号的位宽都为16位。图3-6图3-7图3-8对complex multiplier 的 ip 核进行仿真，仿真程序见附录，仿真结果如图3-9。图3-9由于该复数乘法器采用4级流水线，所以在观看数据时会有延迟。3.2.4例化上述ip完成顶层设计顶层模块如下：timescale 1ns / 1psmodule ddc(clk_50mhz, rst, qin_i, qin_q, dout_i, dout_q ,rfd, rdy,locked); input clk_50mhz; input rst; input 15 : 0 qin_i; input 15 : 0 qin_q; output 32 : 0 dout_i; output 32 : 0 dout_q; output rfd, rdy,locked; wire 15 : 0 br, bi, dout_i, dout_q; wire 32:0 dt_i,dt_q; wire clk_40mhz,clkfx_out,clkin_ibufg_out,clk0_out; ddl u1 ( .clkin_in(clk_50mhz), .rst_in(rst), .clkfx_out(clk_40mhz), .clkin_ibufg_out(clkin_ibufg_out), .clk0_out(clk0_out), .locked_out(locked) );dds u2 (.clk(clk_40mhz),.rdy(rdy),.rfd(rfd),.cosine(br), / bus 15 : 0 .sine(bi); / bus 15 : 0 cmult u3 ( .ar(qin_q), / bus 15 : 0 .ai(qin_i), / bus 15 : 0 .br(br), / bus 15 : 0 .bi(bi), / bus 15 : 0 .clk(clk_40mhz),.pr(dt_i), / bus 32 : 0 .pi(dt_q); / bus 32 : 0 assign dout_i15:0 = dt_i32:17; assign dout_q15:0 = dt_q32:17;endmodule对顶层模块ddc仿真，仿真程序见附录，仿真结果如图3-10。图3-103.3对整个工程进行综合使用synplify pro 9.6.2进行综合后得到rtl试图，如图图3-11参考文献1、无线通信的matlab和fpga 西瑞克斯 (北京) 通信设备有限公司，人民邮电出版社，2009-06-012、基于fpga的工程设计与应用王彦，西安电子科技大学出版社，2007-05-01附录1、多速率信号处理是软件移动电系统中的基础理论，它通过内插和抽取改变数字信号的速率，以适应软件移动电系统中不同模块对信号速率的不同要求，是数字下变频和数字上变频的重要技术。2、dds模块测试程序：timescale 1ns / 1psmodule dds_tb;reg clk;wire 15:0 sine;wire 15:0 cosine;dds uut (.clk(clk), .sine(sine), .cosine(cosine);initial beginclk = 0;#100;end always #12.5 clk = clk; endmodule3、cmult复数乘法器模块测试：timescale 1ns / 1psmodule cmult_tb;reg clk;reg 15:0 ai;reg 15:0 bi;reg 15:0 ar;reg 15:0 br;wire 32:0 pi;wire 32:0 pr;cmult uut (.clk(clk), .ai(ai), .bi(bi), .ar(ar), .br(br), .pi(pi), .pr(pr);initial beginclk = 0;ai = 0;bi = 0;ar = 0;br = 0;#100;clk = 1;ai = 1;bi = 2;ar = 3;br = 4; endalways(negedge clk)beginai = ai+1;bi = bi+1;ar = ar+1;br = br+1; endalways #10 clk = clk; endmodule4、顶层模块测试程序：timescale 1ns / 1psmodule ddc_tb;reg clk_50mhz;reg rst;reg 15:0 qin_i;reg 15:0 qin_q;wire 15:0 dout_i;wire 15:0 dout_q;wire rfd;wire rdy;wire locked;ddc uut (.clk_50mhz(clk_50mhz), .rst(rst), .qin_i(qin_i), .qin_q(qin_q), .dout_i(dout_i), .dout_q