基于VHDL语言的数字钟设计

1基于 VHDL语言的数字钟设计摘要：我们现在是在第二十一世纪，是电子信息时代，EDA 技术推广。尤其在电子信息，各行业的通信方面，自动控制方面，在计算机等方面的重要性越来越起到举足轻重的地位。作为一个学习电子科学与技术专业的学生，我们必须不断的了解更多的关于硬件描述语言等产品的信息，这就要求我们对 VHDL 语言有个全面的认识。本设计采用 VHDL 语言，在 QuartusII 为操作平台，该软件可以调试，也可以实现软件的模拟仿真，初步实现了设计目标。这个程序使用的语言为 VHDL，这是一种硬件描述语言。对 QUARTUSII 有更深的了解，对今后工作、学习等都会有所帮助 。1与传统的硬件设计方法相比，传统的硬件设计所实用的芯片比较多，有太多的电路图要连接，所以连线较多，会很麻烦，并且在设计的过程中出现错误后也很难检查出来。使用汇编语言来实现对数字钟的控制相对来说比较容易，并且连线也很简单，出错后易于校验。使用 VHDL 语言设计仿真技术，可以在计算机上实现，所以它可以大大缩短系统开发的时间。可以来尝试使用 VHDL 作为进行数字钟的设计。设计一个数字时钟，能够以 24 小时循环显示小时、分钟，秒计数；具有时间清零，时、分设置功能；也具有整点报时的功能。要求我的论文分为秒模块，分模块，以及与时模块，并且也有显示扫描模块，还有整点报时模块，译码器等。在 Quartus 上可以进行编译仿真波形。如果接到 EDA 平台上也可以进行仿真 。2通过本次的论文设计，不仅巩固了我所学到的专业知识，而且对数字系统的理解也随之加深，从刚开始接触到论文的时候慢慢的学习才渐渐的了解 VHDL语言，更加深了对以前 EDA 的掌握，现在也对 QUARTUSII 软件也能够完成许多的操作。并且能完成仿真。关键词：技术; QUARTUSII; 语言; 数字时钟安徽三联学院毕业论文2第 2 页安徽三联学院毕业论文2The design of digital clock based on VHDL languageAbstract： Now we are in the 21st century,which is not only the high-tech era, but also the era of electronic information.EDA technology continues to in-depth and extension.Especially in electronic information, ,automatic control, Playing a pivotal position,which is more and more importance.As a study of electronic science and technology major students, we must constantly learn more information about the hardware description language, and other products, This requests us to have a comprehensive understanding of the language of VHDL .This project design using 3VHDL language, as for the HDL( hardware description language), QUARTUSII as program operation platform, the development of program debugging and running, through waveform simulation, Design goal was preliminarily realized.The use of the program for the VHDL language, which is a kind of HDL(hardware description language),Let us had a deeper step in the comprehensive application of QUARTUSII use, my future study and work to bring a lot of guidance from this paper design.Compared with the traditional design method of hardware, the traditional hardware design practical chip is more, there are too many circuit diagram to connect, so the attachment is more, it will be very troublesome, and after an error in the process of design is to check out.Using assembly language to achieve control of the digital clock is relatively easy, and the attachment is simple, which easy to check.It can use VHDL language design simulation technology, which can be implemented on the computer, so it can greatly shorten the time of the system development.It also can try to use VHDL as for the design of digital clock.It design a digital clock, with 24 hours display hours, minutes, seconds count;With time, hours, minutes setting function;It also has the function of the hour.For my thesis is divided into second module, module, and module, and that also have show scanning module, and hour module, decoder, etc.It depend on Quartus compile the simulation waveform.If received the EDA platform can also be simulated.Deepen understanding of the digital system, from the beginning when in contact with the paper slowly learning to gradually understand the VHDL language, punctuate 安徽三联学院毕业论文 第 3 页3the grasp of the EDA before, now also the software QUARTUSII is also able to complete the operation of many.And can complete the simulation.Keywords: EDA technology; QUARTUSII; VHDL language; Digital clock安徽三联学院毕业论文I目 录第一章 引言 .21.1 设计背景 .21.2 设计目的 .21.3 设计的内容 .2第二章 主要方案介绍 .22.1 方案一 .22.2 方案二 .2第三章 系统硬件描述语言 .错误！未定义书签。3.1 VHDL语言的发展历史 .23.2 VHDL的特点 .23.3 EDA技术简介 .2第四章 软件程序 .24.1 QUARTUS软件的简介 .104.2 总体流程图 .2第五章 仿真部分 .25.1 秒模块 .25.2 分计数模块 .25.3 时模块 .2第六章 总结与展望 .2安徽三联学院毕业论文IIII致 谢 .2参考文献 .2附录一 .2附录二 .2安徽三联学院毕业论文1第一章 引言1.1 设计背景在工程实践中, 把握发展过程和硬件描述语言的设计方法。例如,学习硬件描述语言(VHDL)的环境、流程、以及开发进程和硬件电路和其他任务。每门课程都会有相关的实践训练，每个主题在实践中我们可以通过 QUARTUS 仿真，用仿真的波形来验证设计的逻辑是否正确。还可以使用第三方仿真工具 EDA 来进行仿真，但是需要电路原理图。 EDA 的英文全称为 Elcctronic Design Automation。EDA 是利用算机作为使用的工具,可以根据 HDL 来设计我们所要求的文件,自动来完成逻辑编译，也可以进行简化，进行分割，实现综合和优化，也可以进行布局布线，最后可以进行仿真 。以及是否适合芯片，然后可以进4行编译、进行下载编程等工作。传统的 EDA 工具在我们使用包含两个软件包，分别是综合器以及使用的适配器。最后在想要的文件，就是通常所说的完成功能和描绘。在任务前的“合成” ，以实现硬件应考虑结构参数，它描述了一个给定的软件和硬件结构，并且相互之间的影响可以联系，集成的过程中我们可以了解先进的语言来描述电路的语言变化较低的水平，但与目标设备映射到逻辑网表，适配器的作用是生成的网表文件全面的设备配置和指定的目标设备,然后可以下载文件。选定的目标设备适配器（CPLD）必须包含已在合成器中的目标设备系列集成装置的规定。HDL 语言是相对于通用计算机软件,比如像我们以前在学习的过程中接触到的 C、PASCAL,HDL 语言使用和算机语言,调节装置的构造特点和电路的各种作为。应使用合成器和适配器将流程编辑器可以在 FPGA 和CPLD 的编程结构的电荷，这是内部结构，并实现相应的功能水平或低水平的结构网表文件或下载文件。VHDL（Very-High-Speed Integrated Circuit Hardware Description Language） 。这一语言是各种行为与结构、绘制系统、各种数字系统。硬件描述语言(VHDL)流程构成特征工程计划，比如设计实体，它们能够表示为元件,电路的模块，又是个体系，它不仅可以分为外部，可检查在早期的大型系统的设计特点 。51.2 设计目的安徽三联学院毕业论文2数字钟实现，时，分，秒的计时方法；具有清零，时、分设置功能；整点报时功能。与传统的机械钟相比，其自身的特点，更高的精度，更直观，更值得赞扬的是没有机械方面的连线问题，使用寿命更长，所以在生活或者科研领域更得到了很多的应用。设计和生产是为了理解数字时钟的原则,并学会能够制造数字时钟,经过时钟的制造可以能够了解各种用于中小规模集成电路制造功能和实现方法。因为数字时钟包含逻辑电路和时序的一种电路,经过他们能够促使我们更加深层次的学习和驾驭各种电路，尤其是组合逻辑电路。以及我们所学习过的时序电路的原理和使用方法。1.3设计的内容下图 1 所示为 EPM7000SLC84-15 芯片的系统框图。各个模块，秒，分钟，与小时的计数模块，显示模块,一整天的模块，一天的报时等等模块，LED 模块，LED 显示译码器。其工作原理是：它的基准脉冲输入信号添加到秒，分钟里，小时，分离器的脉冲输入终端，并行计算的方式，秒的进位可以一边接受点为分，秒的使能可以借到分离符的命令端，当收到他们的命令，可以完成秒，分钟，小时和分隔符的循环计数。小时是根据点 A 和 B 的输出是零同时，小时编钟模块输出高电平控制时。一整天的时间根据时间，输出的是 0 分钟的输出高电平控制。扫描的基础上 ckdsp 扫描输入信号变 LED 显示模块可门控秒，分钟，小时，8 个数码管分离器，LED 显示译码器输出的 BCD