DSP控制器原理与应用张小鸣第七章.ppt

1、第七章 TMS320 x240 x的接口电路设计,7.1 DSP电源电路,DSP应用系统一般是一个多电源系统，通常包含5V和3.3V两种电源。这是因为多数DSP芯片是采用3.3V来供电的，而许多外围接口芯片是采用5V供电。,对于多电源供电系统，一般采用5V电源供电，对于其他数量级的电源可经电压变换得到。5V电源可经外部的开关电源直接得到，或者将220V交流电经整流、滤波、稳压后得到。一般来讲，这样得到的5V电源的带负载能力较强，但纹波较大，很难直接应用到DSP系统中。为此，一般要经过DC/DC变换或隔离处理。下图给出了几种完成此类功能的芯片及其典型电路的连接方法。有关芯片的主要参数见表。,退出

2、,退出,退出,DC/DC芯片的主要参数,退出,对于需同时产生3.3V和1.8V的电源，可采用图5-3所示的TI公司的TPS767D318电路。该芯片属于线性降压型DC/DC变换电路，由5V可同时产生两种不同的电压(3.3V、1.8V或2.5V)，其最大输出电流1000mA，可同时驱动一片DSP和少量外围电路。,退出,另外，在设计PCB板时，对于模拟电源(VDD)和数字电源(VCC)、模拟地(AGND)和数字地(DGND)应分开走线，建议使用专门的电源和地线布线，且电源和地线要尽可能地宽，并且在主干线上要放置大小不等的滤波电容(50-100F)，以滤除多种不同频率的噪声。在电源和地线的支线上和器

3、件附近，也要安排一些小电容(0.01-0.1F)。,退出,7.2、晶振、锁相环及复位电路,7.2.1 晶振电路,DSP所需的晶振一般有两种：有源晶振和无源晶振。其中有源晶振有四个引脚，无源晶振有两个引脚。,有源晶振按供电方式的不同又可分为5V和3.3V两种。图示的接法为3.3V供电方式，使用3.3V供电晶振的主要优点是电路连接比较简单，可以直接连接到DSP的XTAL1的引脚上(DSP外围电压是3.3V)。,退出,采用5V供电方式的有源晶振时，需在它的输出端进行电平转换。有源晶振驱动能力较强，输出频率范围也较宽(1Hz-400MHz)，因此在设计DSP系统时经常采用。,使用无源晶振的优点是价格便

4、宜，但它的驱动能力比较差，一般不能提供多个器件共享，而且它可提供的频率范围也比较小(一般在20kHz-60MHz)。图5-4所示的无源晶振所接的电容典型值为20-30pF。,退出,7.2.2 锁相环电路,TMS320LF2407A内部具有锁相环(PLL)电路，可将一个较低的外部时钟在芯片内部实现倍频，这对于整个电路板的电磁兼容性是很有好处的，因为外部只需使用较低频率的晶振，避免了外部电路的时钟干扰，同时也避免了高频时钟干扰电路板上的其他电路。,TMS320LF2407A的PLL模块使用外部滤波电路回路来抑制信号抖动和电磁干扰，使信号抖动和干扰影响最小。,在设计PCB板时，所有连接PLL的导线必

5、须尽可能的短。,退出,7.2.3复位电路,TMS320LF2407A内部带有上电复位电路，可以直接在RS复位引脚外接一个上拉电阻即可，这对于简化外围电路、减少PCB板的尺寸是很有用处的。但是为了调试方便经常采用图示的手动复位电路，在调试时可方便地进行手动复位。,退出,7.3 电平转换接口电路,随着便携式数字电子产品的迅速发展，要求使用体积小、功耗低的器件来构成电路，因此，现在许多集成电路的工作电压已经从5V降低到3.3V，但在许多场合仍在用5V供电的逻辑器件，因此许多设计是5V和+3.3V逻辑器件共存，而且不同的电源电压在同一PCB中混用。随着更低电压标准的引入，混合电压的系统将会在很长时间内

6、存在。,TMS320LF2407A等新一代DSP芯片的I/O工作电压是3.3V，因此，其I/O电平也是3.3V。在设计DSP系统时，除了DSP芯片外，必须设计DSP芯片与其他外围芯片的接口，如果外围芯片的工作电压也是3.3V，那么就可以直接连接。但是，由于现有的很多外围芯片的工作电压是5V，因此就存在一个如何将3.3VDSP芯片与这些+5V供电芯片的可靠连接问题。,退出,对于3.3V低电压DSP器件来讲，其引脚信号高低电平的门限值与普通TTL门限相同，故DSP的输出信号可以直接驱动5V外围器件的输入，不需附加电平转换电路；另外，由于DSP引脚允许输入信号电压的范围是03.6V，不可以承受5V的

7、输入信号电压，因此，在DSP与外围器件之间应进行电平转换。,退出,74LVC245的输入端可承受5.5V信号，其输出信号的电平为3.3V，与其功能类似的芯片还有74LVC4245、74LVC16245等。,除了上述电平转换方法外，还可采用双电压工作的CPLD可编程器件实现电平之间的转换。,对于CMOS电平的外围器件，必须采用专门的转换芯片。,退出,以上介绍的转换器件不但起到了电平转换作用，同时也起到了驱动的作用。对于传输速率较低的数字信号，也可以考虑通过光电隔离的方法来实现。,退出,7.4 JTAG接口电路设计,同其他的单片机应用系统一样，一个完整的DSP应用系统必须具有仿真器的标准接口，PC

8、通过这个接口可以进行程序的调试和下载。仿真器和JTAG的连线可以购买，用户只需清楚JTAG接口的各个引脚的定义便可在应用板上设计自己的JTAG接口。,需注意的是，JTAG接口引脚的定义顺序不同于一般的集成芯片引脚的逆时针顺序，而是从上到下、左右交替排列。,退出,JTAG接口与应用板中DSP芯片连接的原理图 如下：,1)要求安装仿真器的计算机与DSP应用系统可靠接地；,2)禁止带电插拔JTAG接头；,3)正确的操作顺序是：先退出计算机系统的仿真窗口，然后再将DSP应用板断电，否则可能出现仿真器不能正常运行的情况。,注意以下几点 问题：,退出,7.5 DAC接口电路,7.5.1串行D/A接口,由于

9、DSP内部包含有串行外设接口SPI模块，且SPI的外部连线较少、速度较快，因此在应用系统中的SPI没有用作其他目的的情况下，可以配合具有SPI接口的外部器件进行D/A转换。,目前，具有SPI接口的外部器件较多，如LED驱动、A/D转换、D/A转换等芯片，其中，MAX5121就是适合于SPI通信的D/A转换芯片,退出,7.5.2并行D/A接口,DSP对并行DAC芯片的访问形式是只写不读。以下介绍DSP与AD7837的接口方法。,AD7837为12位双通道(A和B)的DAC，其数据线只有8位，低8位和高4位数据线复用，对于每个DAC，完成一次转换操作的过程是：先将待转换的低8位数据送到AD7837

10、，然后，再写高4位，最后，通过I/O引脚输出一个转换锁存信号到AD7837的引脚，从而启动D/A转换。地址信号A0和A1用来选择AD7837中的A或B转换器。,退出,7.6 SRAM接口电路,SRAM是DSP最常用的外围存储设备，它具有接口简单、读写速度快等优点。常用的SRAM有IDT7128、CY7C1024、CY7C1021等。,退出,CY7C1021是16位高性能CMOS静态RAM，对其基本操作有两种情况：,1)当输入信号 和 同时为低电平时，选通该芯片的写功能。当低字节使能位 变低时，选通低8位数据端口，即来自I/O引脚I/O8-I/O1的数据被写入到地址引脚A15-A0所指定的位置；

11、当 变低时，选通高8位数据端口，即来自I/O引脚I/O16-I/O9的数据被写入到地址引脚A15-0所指定的位置。,2)当输入信号 和 为低电平、同时迫使 变高电平时，选通该芯片的读功能。当低字节使能位 变低时，存储器中指定位置中的数据将出现在I/O引脚I/O8-I/O1上；如果高字节使能位 变低时，指定的高8位数据出现在I/O引脚I/O16-I/O9上。,退出,CY7C1021功能表,退出,图示给出了CY7C1021与DSP的一种接口电路。从图中可以看出，每次读、写操作的是整个16位数据，不分高低字节。通过译码电路将64KB的SRAM空间分为两个地址空间(由地址的最高位A15的值决定)，即数

12、据区和程序区，具体区间的划分由用户的译码方法决定，利用DSP可方便地对CY7C1021进行读写操作。,退出,TMS320LF240 x应用实例,7.7 3线8线译码器,本节以3线8线译码器为例，介绍基于DSP的点对点控制实现方法。,退出,7.7.1设计思路,1TMS320LF2407A的I/O引脚处理,本设计采用TMS320LF2407A来实现。由于本设计要用到的输入、输出引脚较多，而TMS320LF2407A芯片中独立使用的I/O引脚较少，大多数的I/O引脚都是和特殊功能的引脚复用。因此在初始化程序中要先把选定的引脚设置成通用的I/O功能。,另外，为防止外界信号的干扰，译码器的输入引脚应接上

13、拉电阻。为保证有一个稳定的输出和防止外界的干扰，应采用锁存器把输出的电平进行锁定。,退出,2硬件电路,3输入信号用3个按键开关来实现，且均接4.7k的上拉电阻。当按键未按下时，IOPE输入高电平，当按键按下时，IOPE输入变为低电平，通过3个按键的不同状态组合，即可实现译码器的8种不同状态输入。译码器的输出用8个发光二极管来指示，对于某种按键的组合输入，只有一个相应的发光二极管点亮，表示输出一个控制信号，图中的1k电阻为发光二极管的限流电阻。,退出,SN74HC574N为8D锁存器,用于输出信号的锁存和驱动2407A的复位信号 经74HC04反相后和SN74HC574N使能端 相接，当2407

14、A复位时， 为低电平， 为高电平，SN74HC574N无输出；当TMS320LF2407A正常工作时， 为高电平， 为低电平，SN74HC574N正常输出。用TMS320LF2407A的IOPC6引脚作为SN74HC574N的CLK信号，IOPC6通常应输出低电平，当IOPE6变为高电平时，SN74HC574N输出正常译码信号。,退出,3编程时应注意的问题,一般而言，DSP程序包括主程序、系统初始化程序和存储器配置文件。如果系统没有正确初始化或存储器配置不正确，那么，即使主程序正确，系统也不能正确运行。DSP包含很多存储器映射的CPU寄存器和外设寄存器，在编程时经常要对它们进行配置，因此需先编

15、写一个头文件，把这些寄存器的名称和数据存储空间对应起来，然后再使用。,退出,7.7.2参考程序,1头文件F2407REGS.H,参见附录C。,2汇编语言文件(.ASM),.include “F2407REGS.H” ;引用头文件 .def _c_int0 .data ;定义程序的数据段 input_temp .word 00h ;输入暂存寄存器 output_flag .word 00h ;按键值暂存寄存器1 flag_temp .word 00h ;按键值暂存寄存器2 io_decode_flag .word 00h ;输出译码暂存寄存器,退出,;(1)主程序 .text ;定义程序段 _c

16、_int0: NOP CALL system_init ;调系统初始化程序 CALL ioport_init ;调I/O口初始化程序 NOP Decode_3_8_loop: CALL read_button ;调按键读入程序 LDP #4 ;DP指针指向数据存储B0区 SPLK #0001h,io_decode_flag ;给输出译码赋初值, ;表示DS0亮 LT output_flag ;output_flag中的值加载到TREG中 LACT io_decode_flag ;io_decode_flag中的值左移 SACL io_decode_flag ;左移的位数由TREG中的低4位决定

17、 LDP #DP_PF2 ;DP指针指向7080h-70FFh,退出,LACL PCDATDIR ;PCDATDIR中值加载到ACC OR #04040h ;IOPC6设置为输出方式,输出值为高电平 SACL PCDATDIR ;IOPC6输出高电平,使74HC547的CLK为高 LDP #4 ; DP指针指向数据存储B0区(200h-27Fh) LACL io_decode_flag ;io_decode_flag的值加到ACC LDP #DP_PF2 ;DP指针指向7080h-70FFh SACL PBDATDIR ;通过IOPB0-7送出译码控制信号 LACL PCDATDIR ;PCD

18、ATDIR中值加载到ACC AND #0FFBFh ;保持IOPC6为输出方式,输出低电平, ;关闭74HC574 SACL PCDATDIR CALL cy_delay ;调延时程序 LDP #4 ;DP指针指向数据存储B0区(200h-27Fh) SPLK #0h,io_decode_flag ;对程序中的各种变量均清零 SPLK #0h,output_flag ;用来保证本次结果不会影响 ;到下次操作,退出,SPLK #0h,flag_temp SPLK #0h,input_flag NOP B decode_3_8_loop ;返回到程序主体 ;(2)系统初始化程序 system_in

19、it: SETC INTM ;禁止中断 CLRC OVM ;ACC中的结果正常溢出 CLRC SXM ;抑制符号扩展 CLRC CNF ;B0区被配置为数据空间 LDP #DP_PF1 ;DP指针指向7000h-707Fh SPLK #081FEh,SCSR1 ;CLKOUT输出CPU时钟，PLL=4 SPLK #0E8h,WDCR ;WDCR6置1,表示禁止看门狗, ;WDCR3-5=101 LDP #0 ;DP指向数据存储器的页0(0000h-007Fh) SPLK #0000h,IMR ;屏蔽所有的CPU中断,退出,SPLK #0FFFFh,IFR ;清除所有的CPU中断 RET ;(3

20、)I/O端口初始化程序 ioport_init: LDP #DP_PF2 ;DP指向7080h-70FFh LACL MCRA ;IOPB0-7配置为通用I/O口 AND #00FFh SACL MCRA LACL MCRB ;IOPC6配置为通用I/O口 AND #0FFBFh SACL MCRB LACL MCRC ;IOPE1-3配置为通用I/O口 AND #0FFF1h SACL MCRC LACL PBDATDIR ;IOPB0-7配置为输出方式,退出,OR #0FF00h SACL PBDATDIR LACL PCDATDIR ;IOPC6配置为输出方式 OR #04000h SA

21、CL PCDATDIR LACL PEDATDIR ;IOPE1-3配置为输入方式 AND #0F1FFh SACL PEDATDIR RET ;(4)读按键程序 read_button: CALL cy_read ;第一次读输入按键值 LDP #4 ;DP指向数据存储器B0区 LACL output_flag ;第一次读的按键值存入flag_temp SACL flag_temp ;用来和第二次读的按键值相比较 CALL cy_delay ;延迟50ms，用于消除按键抖动,退出,CALL cy_read ;第二次读输入按键的状态 LDP #4 LACL output_flag SUB fla

22、g_temp ;第二次读按键值和第一次相比较 BCND right_read,EQ ;两者相等转到right_read SPLK #0,output_flag ;若两次不等，需重新读取， ;同时把output_flag清0 right_read: NOP RET cy_read: LDP #DP_PF2 ;DP指向7080h-70FFh LACL PEDATDIR ;PEDATDIR加载到ACC,读IOPE1-3 SFR ;ACC右移1位,即移到 ;PEDATDIF3-1到PEDATDIR2-0,退出,AND #0007h ;提取PEDATDIR20 LDP #4 SACL input_tem

23、p ;PEDATDIR20存到input_temp LACL #7 ;无按键按下时,IOPE13为高电平 SUB input_temp ;减PEDATDIR20,以得相应的译码值 SACL output_flag ;译码值存到output_flag RET Cy_delay: LACL #2400 ;本例采用6MHz时钟，PLL=4,故系统时 ;钟为24MHz Cy_delay1: ;此处采用循环等待的方法实现延时 SUB #1 ;2400500/(24103)=50ms RPT #499 ;循环500次 NOP BCND cy_delay1,NEQ ;ACC不为0时返回cy_delay1 RET .END,退出,MEMORY ;声明可以被使用的存储器范围 PAGE0: ;程序空间 VECS: origin=0000h,length=0040h ;中断向量存储空间 PVECS: origin=0044h,length=0100h ;外设中断子向量 PM: origin=0150h,length=7EB0h ;片内Flash存储空间PAGE1: ;数据空间 BLOCK_B