《VHDL程序设计实践》PPT课件.ppt

1、第5章VHDL计算机编程实践、组合逻辑设计、门电路的种类、门电路是逻辑电路基本电路。根据逻辑和、或郑智薰3茄子操作，生成三种茄子类型的门回路：门、门或门、郑智薰门。如果输入变量不同，则有2和3语句。其他逻辑运算可能由与非门或碑文组成。组合逻辑电路中常见的门电路是与非门或碑文，或其他简单的门电路，学习问题，1CLK信号是如何用VHDL语言描述的？2异步重置如何用VHDL语言描述？3 8位循环移位寄存器设计4。设计60进制计数器。设计8位编码器。6.设计38解码器。设计n位通用加法器。8.为什么要进行层次设计？9 Moore型状态机与Mealy型状态机有何相似之处和区别？10有效的状态机有什么优点

2、呢？设计11 3位8状态机。12 PCI BUS VGA图像介面筹码设计，绘制层次分解图，由多人单独编程，重组，创建组协作案例，成功失败经验总结，2输入与非门电路(1)，2输入与非门逻辑方程：Y=A 0 1 1 10 1s=C ANNs 1 0 1 0 1 1 end half1 1 1 0 1 0，计时逻辑设计，概述：时序逻辑电路(也称为同步电路)，基本电路(包括触发器、寄存器和柜台)。数字电路表示，所有定时电路以时钟为驱动信号，定时电路仅在时钟信号边缘到来时其状态才会发生变化。因此，时钟信号是定时电路程序的执行条件，时钟信号是定时电路同步信号。时钟描述，上升到达条件可以写为：if clk=

3、1 and clk last _ vaule=0 and clk event；时钟信号下降边缘的属性描述为if clk=0 and clk last _ value=1 and clk event。通过比较上升边缘、下降边缘的描述方法，总结了时钟边缘属性描述的一般行为。if clock _ signal=current _ value and clock _ signal last _ value and clock _；PRCESS(clock_signal)计时信号边缘的到达以计时电路语句运行的条件开始运行进程。基于时钟的敏感信号的进程描述方法是将时钟信号用作触发信号(2)、进程(cloc

4、k _ signal)begin IF(clock _ edge _ condition)then sit，其他时序语句END IF；Endprocess锁定信号是进程的敏感信号，每当锁定牙齿更改时触发并启动，仅当满足时钟边的条件时才实际执行与时间电路的语句。时钟信号不使用定时电路进程说明中的敏感信号方法作为同步信号，而是使用WAIT ON语句控制节目的执行。在牙齿设计方法中，过程通常停留在WAIT ON语句中。牙齿点也称为进程的同步点，其馀语句仅在时钟信号到达且满足边条件的情况下执行。WAIT ON语句等待时钟信号的设计方法是process begin WAIT ON(clock _ sig

5、nal)until(clock _ edge _ condition)。Signal _ out=signal _ in-其他计时语句END PROCESS；时钟信号应用节目、IF门或WAIT ON门，在讨论时钟边时，必须说明升降边。只能放置在WAIT ON语句中，进程的开头或结尾。当时钟信号用作进程的敏感信号时，敏感信号表中不能出现多个时钟信号。重置信号和时钟信号可以同时出现在敏感的表中。重置电路、计时电路初始状态应由重置信号设置。根据重置信号，重置计时电路的操作不同，可以分为同步重置和异步重置。异步复位是当复位信号有效时，定时电路复位是立即复位，与时钟信号无关。，在设计同步重置(1)、定时

6、电路同步重置功能时，VHDL程序在基于时钟的敏感信号的进程中定义同步重置，并使用IF语句说明所需的重置条件。(a)进程(clock _ signal)begin if(clock _ edge _ condition)then if(reset _ condition)；Elsesignal _ out=signal _ in-其他定时语句END IF；END IF；Endprocess，重置同步(1)，process begin wait on(clock _ signal)until(clock _ edge _ condition)if(reset _)-其他定时语句END IF；End

7、process、异步重置(1)、异步重置方法有三个茄子要点。首先，对流程敏感的信号表必须有clk，并且必须同时有重置牙齿。其次，使用IF语句说明重置条件。最后，ELSIF节目段描述时钟信号边缘的条件，并添加clkEVENT属性。异步重置(2)，PROCESS(reset_signal，clock _ signal)begin if(reset _ condition)then-重置条件-重置条件为正常计时电路功能-其他计时语句END IF不执行。Endprocess，在8位通用寄存器(1)，D触发器设计中，IF语句说明了触发器翻转的条件，如果条件不成立，则触发器翻转渡边杏，其数据不变。这就是寄

8、存器工作机制。寄存器通常由多个触发器连接组成。Library ieee；use IEEE . STD _ logic entity reg _ logic is port(d : in STD _ logic _ vector(0到7) clk 3360 in STD _ logicEndreg _ logic，8位通用寄存器(2)，architecture r _ example of reg _ logic is begin process(clk)begin if(clk event and clk=1)；EndprocessEnd r _ example；移位寄存器(1)、串行/串行移

9、位寄存器数据输入和同步时钟输入、数据输出。同步时钟使上一步中的数据向后移动。GENERATE语句用于创建多个相同的结构。使用GENERATE和D触发器组件dff轻松设计8位串行/串行移位寄存器。移位寄存器(2)，库IEEEuse IEEE . STD _ logic _ 1164 . all；ENTITY shift8 IS PORT (a，clk clk : in STD-LOGIC)；b b : out STD-LOGIC)；)；end shift 8；移位寄存器(3)，architecture sample of shift 8 is-结构说明COMPONENT dff PORT (d，

10、clk 3360 in STD _ logic)；q : out STD _ LOGIC)；)；END COMPONENT；signal z 3360 STD _ logic _ vector(0到8)begin z(0)=a；g 1: for I in 0 to 7 generate dffx 3360 dff port map(z(I)、clk、z(i1)；END GENERATE；b=z(8)；END sample；移位寄存器(3)，库IEEEuse IEEE . STD _ logic _ 1164 . all；ENTITY shift8 IS PORT (a，clk clk : in

11、 STD _ LOGIC)；b b : out STD _ LOGIC)；)；end shift 8；Architecture RTL of shift 8 is数据流表示SIGNAL dfo_1、dfo_2、dfo_3、dfo_4、dfo_5、dfo _；BEGIN、移位寄存器(4)、process(clk)BEGIN if(clk event and clk=1)thend fo _ 1=a；dfo _ 2=dfo _ 1；dfo _ 3=dfo _ 2；dfo _ 4=dfo _ 3；dfo _ 5=dfo _ 4；dfo _ 6=dfo _ 5；dfo _ 7=dfo _ 6；dfo

12、_ 8=fo _ 7；b=dfo _ 8；END IF；EndprocessEND rtl；根据时钟信号的作用，根据动机计数器和异步计数器分隔的柜台设计计数方向，包括“1”柜台、“1”柜台减法等。，4位同步柜台(1)，库IEEEuse IEEE . STD _ logic _ 1164 . all；ENTITY countA IS PORT (clk、clr、en en:IN STD _ LOGIC；Qa、QB、QC、qd : out STD _ LOGIC)；)；END countA、4位同步柜台(2)、architecture countA of countA is signal coun

13、 _ 43360 STD _ logic _ vetor(3 down to 0)；begin QA=count _ 4(0)；QB=count _ 4(1)；QC=count _ 4(2)；qd=count _ 4(3)；4位同步柜台(3)，PROCESS (clk，clr)begin if(clr=1)thencount _ 4= 0000 ；-异步零elsif(clk event and clk=1)then if(en=1)then if(count _ 4=1011)thencount _ 4=；else count _ 4=count _ 4 1；-同步数END IF；END IF

14、；END IF；EndprocessEND example；-结构体的末端，可逆柜台(1)，可逆计数器根据计数脉冲控制同步信号脉冲中计数器的作用，或加1或减1。可逆计数器的计数方向由特殊控制团updown控制。如果Updown=1，则将操作1添加到计数器。如果Updown=0，则将操作1添加到计数器。可逆柜台(2)，库IEEEuse IEEE . STD _ logic _ 1164 . all；use IEEE . STD _ logic _ unsigned . all；ENTITY countB IS PORT(clk、clr、updn: IN STD _ LOGIC；Q0、Q1、Q2、

15、Q3、Q4、Q5、Q6、q 73360 out STD _ LOGIC)；)；END countB；architecture example of countb is signal count _ b : STD _ logic _ vector(5 down to 0)；可逆柜台(3)，beginq 0=count _ b(0)；Q1=count _ b(1)；Q2=count _ b(2)；Q3=count _ b(3)；Q4=count _ b(4)；q5=count _ b(5)；q6=count _ b(6)；Q7=count _ b(7)；可逆柜台(4)，进程(clr，clk)be

16、gin if(clr=1)thencount _ B0)；Elsif (clk事件和clk=1)then if(updn=1)thencount _ b=count _ B1；else count _ b=count _ B- 1；END IF；END IF；EndprocessEND example；状态系统设计概述、状态系统(1)、状态系统是大规模的基于电子设计的，是定时电路范畴之一。牙齿章节通过适当的VHDL语言描述和EDA工具的组合，介绍了如何构建有限状态机，以设计和实现运行性能和资源占用的状态系统的特定要求。状态机器的VHDL运动级代码、case-when语句和If-then-else语句与状态切换图具有对应的映射关系。通过VHDL语言的说明性语句，您可以实现对PLD设备的理解，从而进一步了解系统的延迟和资源使用情况。徐璐通过对其他设计陈述逻辑组合后生成的电路性能和复杂性进行比较，可以确定最佳描述方法。Moore状态机(1)，功能说明：Moore状态系统的输出信号仅与当前状态相关。1要求：设计存储控制器状态系统。根据微处理器读和写周