计算机组成原理第三章存储系统[一].ppt

1、第三章 存储系统,存储器概述,主存储器的基本构造和操作,主存储器组织,高速缓冲存储器Cache 高速存储器,半导体存储器芯片,虚拟存储器,3.1 存储器概述 3.1.1存储器的基本概念 存储器是计算机的一种具有记忆功能的部件,用以存放程序和数据,它由一些能表示二进制数0和1的存储介质组成(常用有半导体器件和磁性材料).位(bit)是存储器中存储信息的最小单位,称为存储位或存储元,8位二进制数为一个字节(Byte),字(Word)是由一个或若干个字节组成,若干个存储元组成一个存储单元,许多存储单元的集合形成一个存储体(Memory Bank).存储单元的编号称为地址.,位(bit),存储单元,地

2、址,0,1,2,3,N-1,N,存储体,图3.1 存储体结构图,3.1.2内存的性能指标 1.存储容量:能存放二进制位的总量，一般主存和辅存分别考查。其中主存容量定义如下： Sm=WL，W为存储字数，L为存储字长 常用单位为:千(Kilo,K)、兆（Mega,M)、吉（Giga,G）、太（Tera,T）,2.存取速度 存储芯片的工作速度慢于CPU的工作速度,故其对CPU执行指令的速度影响很大.通常由存取时间TA，存取周期TM和主存带宽Bm等参数描述. (1)存取时间 (memory access time,TA) :亦称访问时间或读写时间, 指执行一次读操作或写操作的时间,即从地址传送给主存开

3、始到数据能被使用为止所经历的时间. 其越小存取速度越快。 (2)存取周期(memory cycle time,TM):连续两次访问存储器操作所需间隔的最短时间,又称为读/写周期、访存周期.由于存储器在一次存储操作后需要有一定的恢复时间,故通常TA TM。 (3)存储器带宽(频宽):单位时间内存储器所存取的信息量,单位为位/秒,记为 Bm. Bm=W/TM(位/秒) 其中 W每次R/W 数据的宽度,一般等于Memory字长; TM存取周期. 按此定义Bm也被叫做存储器的数据传输率.,3.价格：以每位价格P来衡量. P=C/S 其中,C存储芯片价格,S存储芯片容量(bits). 总结:存储器的总价

4、格正比于存储容量,而反比于存取时间.容量存储器的容量、价格、速度三个指标是相互矛盾、相互制约的,如何设计容量大、速度快、价格低的存储器,一直是计算机发展的重要问题.,3.1.3存储器分类 1.按存储介质分类 (1)磁芯存储器：利用铁氧体磁性材料制成的环形磁芯的两种不同剩磁状态来存放二进制代码0或1; (2)半导体(Semiconductor)存储器：利用触发器的双稳态或MOS管栅极有无电荷来表示二进制的0/1; (3)磁表面(Magnetic-surface)存储器：利用涂在基体表面的一层磁性材料具有两种不同磁化状态来表示0或1 ,常见有磁带、磁盘等; (4)光存储器：利用激光技术控制访问的存

5、储器,通过激光束照在基体表面引起物理的或化学的变化,记忆二进制信息. 2.按存取方式(method of accessing)分类 (1)随机存储器RAM(random access memory)：任何存储单元内容均可以按照其地址随机读写,且存取时间与存储单元的物理位置无关,是一个常量.速度较快,TM为ns级,但断电后信息会丢失.常用作Cache和主存；,(2)只读存储器ROM( Read Only memory): 只能随机读取,不能随机写入,可以作为主存的一部分,用以存放不变的程序和数据,如某些系统程序、专门的子程序,以及用作函数发生器、字符发生器等.它可分为MROM、PROM、EPRO

6、M和Flash ROM几类; (3)顺序存取存储器SAM( Sequential access memory): 其内容只能按照某种顺序存取,存取时间的长短与信息在存储器中的位置有关,是个变量,故SAM只能用平均存取时间作为衡量存取速度的指标,典型的SAM如磁带机; (4)直接存取存储器DAM(Direct access memory): DAM的存取方式介于RAM和SAM之间.存取信息时,第一步直接指向存储器的某个小区(如磁盘上的磁道);第二步再小区域内顺序检索,直到找到目的地后再进行读写操作.存取时间与信息所在物理位置有关,是个变量,典型的DAM如磁盘.,3.按信息的可保存性分类 (1)易

7、失性(volatile,挥发性)存储器:断电后信息消失,如RAM； (2)非易失性(nonvolatile,非挥发性)存储器:断电后信息仍能保存,如ROM、磁芯存储器、磁表面存储器和光盘存储器. 4.按在计算机系统中的作用分类 主存(内存)、辅存(外存)、Cache、控制存储器,3.1.4 多层次存储体系结构 一、采用多层次存储体系结构的原因：主存的速度总落后于CPU的需要,主存的容量总落后于软件的需要.而单一种类的存储器无法同时满足价格、容量和速度三方面的要求,所以需要从存储系统结构方面采取措施,即一个计算机系统的存储器由多种类型不同的存储器组成,构成不同的存储层次(Memory Hiera

8、rchy).典型的多层存储器体系结构如图3.2示:,通用寄存器,Cache (静态随机存储器SRAM),主存 (动态随机存储器DRAM， SRAM),联机外部存储器 (磁盘存储器等),脱机外部存储器 (磁带、光盘存储器等),CPU芯片内,存储容量越来越大，每位价格越来越便宜,访问速度越来越快,主机内,外部设备,图3.2 多层次存储结构系统,1、通用寄存器(组) 用来存放即刻要执行的指令和要处理的数据,以及处理的中间结果和最后结果,速度近于CPU,但价格昂贵,数量有限;,2、高速缓存(Cache) (1)什么是Cache：高速缓冲存储器,高缓.为解决CPU和主存速度的不匹配,在它们之间设置的一个

9、或多个高速小容量半导体存储器.其存取速度速度可与CPU匹配.依据程序运行的局部性原理,把主存中部分信息映射到Cache中,以便向CPU快速提供即刻要执行的指令或要处理的数据.,(2)Cache的物理构成：一般为SRAM即静态RAM(Static);而主存一般为DRAM即动态RAM(Dynamic).SRAM较快,约为DRAM的35倍,但功耗大,集成度低,价格高. (3)目前PC系统中一般设有一级缓存和二级缓存. L1 Cache做在CPU内部,叫内部Cache,速度最快,容量较小,常在几十KB. L2 cache又叫外部或片外Cache.,3、主存储器(内存)：是CPU直接编程访问的存储器,存

10、放计算机运行期间处于活跃状态的大量程序和数据.主存可与Cache交换信息,也可以直接由CPU访问.由半导体存储器组成.,4、联机外存(磁盘)：用来存放暂时不用但调用频繁,需联机保存的程序和数据. CPU不能直接访问,需要时调入主存,是主存直接后援. 5、脱机外存(磁带、光盘)：作为磁盘后援,用于保存调用不太频繁的信息. 辅助存储器的特点是速度慢、容量大、价格低.,二、三级存储体系结构,中央处理器,cache,主存,外存,cache,CPU,M1,M2,M3,1、构成：典型的三级存储体系结构,分为“高缓-主存”和“主存-辅存”两个存储层次,如下图所示：,2、高缓-主存层次：解决CPU与主存之间的

11、速度匹配问题.Cache速度快于主存,将CPU近期要用的信息调入Cache,CPU直接访问Cache获取信息,从而提高访存速度.主存和Cache之间的数据调动由硬件自动完成,对程序员是透明的.,图3.3 三级存储体系结构,二、三级存储体系结构,中央处理器,cache,主存,外存,cache,CPU,M1,M2,M3,3、主存-辅存层次：解决存储系统容量不足的问题.辅存容量大,用以存放暂时不用的数据,但其速度低于主存且不能和CPU直接交换信息.当CPU需要辅存中信息时,将辅存内容调入主存.主存和辅存之间的数据调动是由附加硬件和操作系统中的存储管理软件共同完成的.,图3.3 三级存储体系结构,总结

12、：多级存储体系结构中,各个层次的存储器之间通过硬件和软件有机地结合成一个统一的整体,无须程序员的干预而由计算机自动实现调度,向程序员提供足够大的存储空间,同时最大限度地与CPU速度匹配. 三级存储体系结构的总体效果是：存取速度接近于Cache,存储容量接近于辅助存储器,整体价格也较为合理.,第三章 存储系统,存储器概述,主存储器的基本构造和操作,主存储器组织,高速缓冲存储器Cache 高速交叉存储器,半导体存储器芯片,虚拟存储器,3.2 主存储器的基本结构和操作 3.2.1 SRAM存储器基本存储元的存储原理 下图为MOS六管静态存储元电路图:,X地址 译码线,Y地址译码线,图3.4 六管SR

13、AM存储元件电路图,T7,T8,(I/O),(I/O),A,B,T6,Vcc,T3,T4,T1,T2,T5,定义:若T1导通而T2截止,存入信息为0;若T1截止而T2导通,存入信息为1.,D,D,位线2,字线,位线1,3.2 主存储器的基本结构和操作 3.2.1 SRAM存储器基本存储元的存储原理 下图为MOS六管静态存储元电路图:,X地址 译码线,Y地址译码线,图3.4 六管SRAM存储元件电路图,T7,T8,(I/O),(I/O),A,B,T6,Vcc,T3,T4,T1,T2,T5,(1)保持状态： 保持“0”状态： T1导通 A低 B高 T2截止,D,D,位线2,字线,位线1,3.2 主

14、存储器的基本结构和操作 3.2.1 SRAM存储器基本存储元的存储原理 下图为MOS六管静态存储元电路图:,X地址 译码线,Y地址译码线,图3.4 六管SRAM存储元件电路图,T7,T8,(I/O),(I/O),A,B,T6,Vcc,T3,T4,T1,T2,T5,(1)保持状态： 保持“1”状态： T2导通 B低 A高 T1截止,D,D,位线2,字线,位线1,3.2 主存储器的基本结构和操作 3.2.1 SRAM存储器基本存储元的存储原理 下图为MOS六管静态存储元电路图:,X地址 译码线,Y地址译码线,图3.4 六管SRAM存储元件电路图,T7,T8,(I/O),(I/O),A,B,T6,V

15、cc,T3,T4,T1,T2,T5,(2)写入状态(X、Y译码线均为高电平，即T5、T6、T7、T8均导通)： 写“0”： 位线2为高电平 B高 T1导通 位线1为低电平 A低 T2截止,D,D,位线2,字线,位线1,3.2 主存储器的基本结构和操作 3.2.1 SRAM存储器基本存储元的存储原理 下图为MOS六管静态存储元电路图:,X地址 译码线,Y地址译码线,图3.4 六管SRAM存储元件电路图,T7,T8,(I/O),(I/O),A,B,T6,Vcc,T3,T4,T1,T2,T5,(2)写入状态(X、Y译码线均为高电平，即T5、T6、T7、T8均导通)： 写“1”： 位线2为低电平 B低

16、 T1截止 位线1为高电平 A高 T2导通,D,D,位线2,字线,位线1,3.2.2 主存储器的组成,地址 译码 驱动,存储体 阵列,I/O电路,读写控制电路,地址线,读写控制信号,数据线,图3.5 主存储器结构框图,1、存储体阵列 *记忆元件(记忆单元):能存放并保持1位二进制数的元件. *存储单元:由若干个记忆元件组成,单元按行、列排列成十分规整的阵列. *存储体:是存储单元的集合.,0,1,2,n-1,0,1,2,n-1,0,1,2,n-1,字选线0,字选线1,字选线m,0,位线1,位线2,位线,n-1,图3.6 存储体阵列,注意:从芯片的规格可知其容量 4K 1,存储单元数,字长,即一

17、个存储单元的位数,位线0,3.2.2 主存储器的组成 2.地址译码驱动电路 (1)地址译码器:把CPU给定的地址编码翻译成能驱动指定存储单元的控制信息. (n-2n),1,否则,可选用适当门电路.,例：16K1位芯片扩展为16K8位的存储器,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,A0,A13,位扩展连接方式：将多片存储芯片的地址、片选、读写控制端并联,数据端

18、单独引出.,WE,CPU,A0,A13,.,.,WE,D0,D7,2.字扩展法:进行字向扩充(增加存储单元个数，而每个存储单元位数不变) 例:用16K8位的芯片组成64K8位的存储器. 解: (1) 芯片数与存储空间分配 芯片数=64K/16K=4(片) 存储空间分配:,16K8位,16K8位,16K8位,16K8位,解: (2)地址分配与片选逻辑,表3.2 地址空间分配表,地址,片号,片外 A15A14,片内 A13 A12 A11A1 A0,说明,1,2,3,4,0 0 0 0,1 0,1 1,0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1,0 0 0 0

19、0 1 1 1 1 1,0 0 0 0 0 1 1 1 1 1,最低地址 最高地址,1 0,1 1,0 1 0 1,片选逻辑:当各芯片容量相同时，地址范围规整，可选用现成译码器选用2:4译码器,(3)存储器与CPU的连接,(由16K8位扩充成64K8位的存储器),CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,WE,A0-A13,2:4译码器,A14A15,mKnk，需n/m组芯片，每组一片,CPU,A15,A14,A13.A0,WE,D0D7,注意：在进行字扩展时,通常将CPU发出的地址线的高若干位送入地

20、址译码器,用作选片之用;低若干位与存储器芯片的地址线对应位连在一起.,3.字位同时扩展法:一个存储器的容量为MN位,若使用lk位的芯片(lM,KN),需要在字向和位向同时进行扩展.此时共需(M/l)(N/k)个存储器芯片.,例：现有一CPU如图所示,要求为其扩充2KB主存,存储器采用2114芯片,主存从000H地址开始.试画出CPU和主存的连线图(可根据设计需要增加译码器、逻辑电路等).,CPU,A10,A0,WE,D7,D0,A0,A1,A9,2114,I/O1,I/O2,I/O3,I/O4,CS,WE,解：字、位扩展，确定芯片数 芯片数=(要求组成主存容量)/(芯片容量) 芯片数=(2K8

21、）(1K4)=4(片) 组内位扩展 一组的芯片数=(主存数据位数)/(芯片位数) 每组芯片数=8/4=2(片) 组间字扩展 组数=主存字数/芯片字数 =(总芯片数)/(一组芯片数) 组数=4(片)/2(片)=2(组),存储空间分配,1K4,1K4,1K4,(2) 地址分配与片选逻辑,第一组起始地址 000 0000 0000 末地址 011 1111 1111 第二组起始地址 100 0000 0000 末地址 111 1111 1111 片选逻辑:用地址线的低10位(A0A9)直接接到芯片地址输入端, 然后用地址的高一位A10作为第一和第二组的片选信号 , 由此,可得到如下的逻辑式: 第一组

22、: CS1=A10 第二组:CS2=A10,1K4,CPU,A10,CS,CS,CS,CS,A9- A0,A9- A0,A9- A0,A9- A0,A9- A0,D3- D0,D7 D4,I/O0-I/O3,I/O0-I/O3,I/O0-I/O3,I/O0-I/O3,WE,WE,WE,WE,WE,(3) 与CPU的连接,1组,1组,2组,2组,例(2009)：某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按照字节编址，现在要用2K8位的ROM芯片和4K4位的RAM芯片设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是 A 1、15 B 2、15 C 1、30 D

23、 2、30,例(2011):某计算机存储器按照字节编址，主存地址空间大小为64MB，现用4M8位的芯片组成32MB的主存储器，则存贮器地址寄存器MAR的位数至少是多少位？ (1)22位 (2)23位 (3)25位 (4)26位,例(2010)：假定用若干个2K4位芯片组成8K8位存储器，则0B1FH所在的芯片的最小地址是： (A)0000H (B)0600H (C)0700H (D)0800H,例:某半导体存储器总容量为4K8位.其中固化区2K字节,选用EPROM芯片2716(2K8位);工作区2K字节,选用SRAM芯片2114(1K4位).地址总线A15-A0(低),双向数据总线D7-D0(

24、低).试画出存储器芯片连接示意图。 主存地址空间分配如下:0H-07FFH为系统程序区,由ROM组成;0800H-0FFFH为用户程序区,由RAM组成. 解:(1)芯片选取与存储空间分配原则,2K8,1K4,1K4,1K4,1K4,0000,07FF,0800,.,0BFF,0C00,.,0FFF,(2)地址分配与片选逻辑 2KROM区起始地址: 0 0 00 0000 0000 末地址: 0 1 11 1111 1111 2KRAM第一组始地址: 1 0 00 0000 0000 末地址: 1 0 11 1111 1111 2KRAM第二组始地址: 1 1 00 0000 0000 末地址:

25、 1 1 11 1111 1111,A11A10,2K,1K,1K,片选逻辑的设计: 当A11=0时选中EPROM芯片,故其片选逻辑为:CS0=A11 当A11=1,A10=0时,选中第一组2114芯片, 故其片选逻辑为:CS1=A11A10 当A11=1,A10=1时,选中第二组2114芯片, 故其片选逻辑为:CS2=A11A10,2716,2114,2114,2114,2114,D7-D4,D3-D0,R/W,AB,A11,CS0,A10-A0,CS1,A9-A0,CS2,A9-A0,A11,A10,A11,A10,图3.12 存储器逻辑图,注意：A15-A12直接接地,练习题1(1998

26、年东北大学计算机组成原理考研题) CPU有16条地址线和8条数据线.由该CPU组成的 计算机从0地址开始已有40KB内存.现要在40K地址 空间之后再增加8KB的RAM(地址连续).如用4K8的SRAM芯片来扩充.芯片的CS为低电平有效,数据线和地址线为高电平有效,所有控制信号为低电平有效.试设计CPU与8KRAM的连接图,使其满足上述要求. (根据题意自己设计所需的CPU和RAM的引线,自己 选择所需门电路),练习2(东大2001年考研题) 设有一个12位地址线和8位字长的存储器,问: (1)该存储器存储多少字节的信息? (2)若采用2114芯片(1K4位),需要多少芯片,分多少组? (3)设某微机的最大寻址能力为64KB,与上述存储器连接,且存储器起始地址为3000H,写出每组芯片的地址范围. (4)若选用74LS138译码器作为片选译码电路,根据3的要求,试画出CPU与译码器及主存的连线图(只考虑AB,DB及CS,不考虑其他控制) (5)如果运行时发现不论往哪片RAM存放1K数据,以3800H为起始地址的存储芯片都有与之相同的数据,分析故障原因.,练习3(东大2003年考研题) 现有一CPU如图所示,要求为其扩充2KB主存,存储器采用2114芯片,主存从6000H地址开始.试画出CPU和主存的连线图(可根据设计需要增加译码器、逻辑电路等),CPU,A15,