秦晓飞系列-EDA技术VHDL版-第9章 VHDL设计优化.ppt

1、,第9章 VHDL设计优化,主讲教师：秦晓飞上海理工大学光电学院,第9章 VHDL设计优化,同一个功能要求，可用不同的电路结构实现，但不同的电路结构可能性能指标有很大不同。性能指标主要体现在：系统速度、资源利用率、可靠性等方面。 好的性能需优化得到，优化效果与选用的EDA工具、VHDL编码表述方式、选用的可编程逻辑器件等有关系。本章介绍常用优化方法。 9.1 资源优化 9.2 速度优化,9.1 资源优化,9.1 资源优化,资源优化又称面积优化，对特定的FPGA/CPLD，芯片面积固定，资源固定。资源优化的意义： 通过优化，可使用规模更小的可编程器件，降低成本，提高性价比； 资源优化后通常有利于

2、速度优化及其他优化的实现； 资源优化意味着留下更多的可编程资源，方便以后新功能的添加； 资源优化一般也会带来功耗的优化。 9.1.1 资源共享 9.1.2 逻辑优化 9.1.3 串行化,9.1 资源优化,9.1.1 资源共享 同样结构的模块，该模块占用较多的资源（比如基于组合电路的算数模块等），如果被反复调用，且反复调用的该模块不需同时运行，则可通过选择、复用的方式共享使用该模块，以达资源优化的目的。如例9-1和9-2所示。,9.1 资源优化,9.1.1 资源共享 资源共享的前提是被共享的模块占用资源较多，因此不是所有情况通过资源共享都能实现优化。如图9-3，与门的共享造成多引入一个二选一选择

3、器，得不偿失。某些高级的综合器，比如Quartus II，Synplify Pro等，通过设置可以实现自动识别设计中需要共享的逻辑结构，自动进行资源共享。,9.1 资源优化,9.1.2 逻辑优化 逻辑优化设计反映在代码描述风格上，有多种情况，常见的逻辑优化有“运算量的常数化”，即如果电路中使用到的某个量自始至终不会变，那就将其设计为常数，而不是变量或信号。例9-3和例9-4设计的是一个乘法器，mc=ta*tb;其中一个输入为常数，在MAX Plus II上适配到EPF10K20上的结果有很大差异，分别为用掉167个和93个LC（在Quartus II上无差异，因为Quartus II能自动调整

4、）。,9.1 资源优化,9.1.3 串行化 串行化的哲学思想是“时间换空间”，把原来耗费资源巨大、单时钟周期内完成的并行执行的逻辑块分割开来，提取出相同的逻辑块（一般为组合逻辑块），在时间上复用该逻辑块，用多个时钟周期完成原来相同的功能。CPU就是典型的串行化例子，它在时间上反复使用它的ALU进行操作。,要实现乘加运算yout=a0b0+a1b1+a2b2+a3b3，例9-5耗用4个乘法器和一些加法器，可在一个clk周期实现此功能；例9-6耗用1个乘法器和1个16位加法器就可以实现，但需5个clk周期才能实现此功能，且需附加一个控制信号start。,9.1 资源优化,9.1.3 串行化,9.2

5、 速度优化,9.2 速度优化,速度优化又称时间优化，对大多数设计速度优化比资源优化更重要。速度优化涉及到FPGA的结构特性、HDL综合器性能、系统电路特性、PCB制版情况、VHDL编码风格、电路结构等多个因素。本节主要讨论电路结构方面的速度优化。 9.2.1 流水线设计 9.2.2 寄存器配平 9.2.3 关键路径法 9.2.4 乒乓操作法 9.2.5 加法树法,9.2 速度优化,9.2.1 流水线设计 流水线（Pipelining）技术是速度优化最重要最常用的技术之一。目前大多数的CPU、DSP、ADC、DAC等器件都使用流水线技术进行速度优化。流水线的采用，并不会减少原设计中的总延时，有时

6、甚至还会增加插入的寄存器延时及信号同步的时间差，但却可以提高总体的运行速度。图9-5相对于图9-4，使用二级流水线，设置Ta=T1+T2，T1T2，可使最高工作频率提高近1倍！,9.2 速度优化,9.2.1 流水线设计 例9-7和9-8同是8位加法器，前者是普通加法器，后者是二级流水加法器，结构如图9-7所示。使用两个4位加法操作，用锁存器隔离构成8位加法器。 可从工作时序、逻辑耗用、时钟速度等方面对两例进行比较。,9.2 速度优化,9.2.1 流水线设计,9.2 速度优化,9.2.1 流水线设计,9.2 速度优化,9.2.2 寄存器配平（Register Balancing） 图9-10中，

7、寄存器两边的组合逻辑块延时有较大差异，则总体工作频率取决于延时较大的模块。可采用寄存器配平的方式，将图9-10中延时较大的组合逻辑1中的部分逻辑转移到组合逻辑2中，使两块组合逻辑延时大致相等，从而提高整体工作频率。,9.2 速度优化,9.2.3 关键路径法 对于多分支结构电路，关键路径指设计中从输入到输出延时最长的逻辑路径，是优化的关键。关键路径法可反复使用，直到不可能减少关键路径延时为止。 关键路径的寻找：一般的HDL综合器及设计分析器（如Quartus II）都提供关键路径的信息。对结构已定的设计进行速速优化，关键路径法是首选。,9.2 速度优化,9.2.4 乒乓操作法 乒乓操作法是FPGA开发中一种数据缓冲优化设计技术，可看成另一种形式的流水线技术。将“输入流选择单元”和“输出流选择单元”看成一个整体，输入流和输出流连续不断，没有停顿。,乒乓操作还可以节约缓冲空间，比如WCDMA基带，1帧（Frame）由15个时隙（Slot）组成，数据需将1整帧数据延时。假如数据速率3.84Mbps，1帧时长10ms。如果不用乒乓操作，需缓冲1整帧数据（38400bit），如果用乒乓操作，可用两个缓冲1个Slot的缓冲器即可，即2560bit*2=5120bit。 根据