第1-2讲 MOS管特性和CMOS版图基础

1、1,第一、二讲 MOS管特性与CMOS版图,一、CMOS工艺简介； 二、MOS管特性； 三、Layout设计； 四、估算寄生参数； 五、SPICE中 MOS器件参数设置,参考书： 1 Jan M. RabaeyAnantha Chandrakasan Borivoje Nikolic， Digital Integrated Circuits A Design Perspective 2 中译本：数字集成电路：电路、系统与设计（第二版）周润德译，电子工业出版社出版,2,一、 CMOS Manufacturing Process,Technology (Process) 三类工艺： 双极型 bip

2、olar (三极管，二极管，电阻 ) NMOS CMOS （NMOS，PMOS）：目前主流工艺,3,4,1、Fabrication services,芯片制造代工厂 （Foundry）,1） TSMC 台积电 （台湾） 可获工艺：0.5um, 0.35um, 0.25um, 0.18um, 0.13um, 0.09um 0.065um, 0.045um 2） CSM 或称 Chartered 新加坡特许 （新加坡） 可获工艺：0.35um, 0.25um, 0.18um, 0.13um, 0.09um, 0.065um, 0.045um 3） SMIC 中芯国际 （上海） 可获工艺：0.35u

3、m, 0.25um, 0.18um, 0.13um, 0.09um 4）HJTC或称 HJ 和舰科技 (苏州) 可获工艺：0.35um, 0.25um, 0.18um 5）CSMC 华润上华 （无锡） 可获工艺：3.0至0.5微米 6）GSMC 宏力 (上海) 可获工艺：0.25um, 0.18um, 0.15um 7）HHNEC 华虹 (上海) 可获工艺：0.35um, 0.25um, 0.18um 8）SinoMOS 中纬 (宁波) 可获工艺：0.8um/1um,5,多项目晶圆服务,多项目晶圆（多目标芯片） Multi Project Wafer - MPW 多个使用相同工艺的设计，放在同

4、一晶圆片上流片。 每个设计可以得到数十片芯片样品。 制造费用按照芯片面积分摊，成本仅为单独进行制造的5%-10%。,6,Educational services （MPW服务机构）,美国：MOSIS (MOS Implementation Support Project) 台湾：CIC (Chip Implementation Center) .tw/cic_v13/main.jsp 欧盟：Europractice 上海集成电路设计研究中心 中国科学院EDA中心 ,7,2、 Overview,MOS 管结构图: 3D Perspective,D,S,G,G,D

5、,S,D,S,G,8,substrate,n+,n+,p+,substrate,metal1,poly,SiO2,metal2,metal3,metal1,insulator.,多晶硅,（衬底）,Cross section,9,CMOS有三类工艺：,P-Well CMOS Process (也基本不用),N-Well CMOS Process,Dual-Well CMOS Process,Well-阱,10,N-Well CMOS Process,11,Dual-Well CMOS Process,12,13,3、几种工艺方法 1） oxidation （氧化）,SiO2,SiO2 是绝缘体。

6、 它的作用是什么？,14,SiO2 是绝缘体。 它的作用是什么？,15,2） Cut（光刻）,(a) Photoresis (光刻胶),Photoresist,SiO2,16,3） doping（掺杂）,五阶元素,SIO2起到掩蔽作用,N-type,扩散 diffusion 离子注入 ionize （现在工艺）,17,4） 连线,连线：多晶硅 金属,18,4、Process steps (for 双阱工艺）,First place tubs to provide properly-doped substrate for n-type, p-type transistors:,p-tub,n-t

7、ub,substrate,P-well （P阱）,Process steps 1: 衬底上做阱,19,Process steps 2: 做poly,Pattern polysilicon before diffusion regions:,p-tub,n-tub,poly,poly,gate oxide,20,Process steps 3：扩散有源区,Add diffusions, performing self-masking:,p-tub,n-tub,poly,poly,n+,n+,p+,p+,21,Process steps 4： 金属化与通孔,Start adding metal l

8、ayers:,p-tub,n-tub,poly,poly,n+,n+,p+,p+,metal 1,metal 1,vias,22,二、MOS管特性,阈值电压（threshold voltage: Vt ）,Vgs Vt : 产生反型层 Vgs Vt : 没有反型层,23,id,id 正比于 W/L,24,Drain current characteristics 电流特性,Cut-off (截止区),可变电阻区 （线性区）,饱和区 （放大区）,25,(1) Linear region 线性区 (VGS VTN ，VDS VGS - VTN),MOS管方程 （NMOS 为例）,Cut-off (

9、截止区),(2) Saturation region饱和区（放大区） (VGS VTN ，VDS VGS VTN),process transconductance 工艺跨导,device transconductance 器件跨导,Channel-length modulation 沟道长度调制系数,carrier mobility 电子迁移率,COX - gate capacitance per unit area,26,Vtn = 0.6V,Vtp = -0.6V,Threshold voltage （以饱和区方程为例）：,NMOS,PMOS,Threshold voltage for

10、VSB=0,Body-effect coefficient,Fermi potential (typical 为 -0.3V) 费米电势,Bulk 调制效应，总是使有效阈值电压的绝对值增大,一个例子 : NMOS管的VTN0 =0.68V, 当VSB =-5V时， Vt =0.16V. 有效阈值电压Vt =Vt0 + Vt=0.84V,27,线性区,两端均开启,截止区,两端均不开启,饱和区,一端开启；另一端不开启,（S端开启；D端不开启）,MOS的工作区域（如何知道线性区、饱和区，截止区）：,源端开启,Vgs Vtn,漏端开启,Vgd Vtn,源端开启,Vgs -Vtp,漏端开启,Vgd -V

11、tp,Vtn = 0.6V,Vtp = -0.6V,28,三、Layout Design Rules,1、Layout 基本概念,29,Masks are tooling for manufacturing 版图用于做IC. Manufacturing processes have inherent limitations in accuracy 制造工艺有精度限制. Design rules specify geometry of masks which will provide reasonable yields. 版图设计规则规定了版图的几何形状、大小等，以获得合理的成品率. Desig

12、n rules are determined by experience. 版图设计规则由实验决定,Why we need design rules,30,常用的二种设计规则：,SCMOS 是MOSIS制定的按比例缩小设计规则： 基本采用按比例缩小设计规则，再加上一些限制。 1）Designed to scale across a wide range of technologies. 适用于宽广的工艺节点 2）Designed to support multiple vendors. 适用于各种制造商 3）Designed for educational use. 用于教学目的（为了方便）

13、4）Therefore, fairly conservative 因此，与理想的按比例缩小设计规则相比，相当保守,制造厂的微米design rules： 所有版图规定了最小尺寸（用微米）,SCMOS design rules,31,2、CMOS Process Layers 工艺层定义,有源区 (扩散层),接触孔,通孔,32,从复杂版图找Transistor的方法,n-type,多晶硅与扩散区的交界处,Poly（红）,扩散区: 绿:：N+ 黄：P+,33,Poly（红）,扩散区: 黄：P+ （PMOS）,扩散区: 绿:：N+ （NMOS）,从复杂版图找Transistor的方法,Metel (

14、上方常是电源）,Metel (下方常是电源）,34,a,out,VDD,VSS,Metel (上方常是电源）,Metel (下方常是电源）,PMOS通常与电源相连 (在上方）,NMOS通常与地相连 (在上方）,35,找L与W的方法,w,L,沟道长度,沟道宽度,电流方向,W=扩散区宽度,36,场氧与栅氧,p-tub,n-tub,poly,poly,n+,n+,p+,p+,metal 1,metal 1,栅氧：薄，会产生反型层,场氧：厚，不会产生反型层,37,3、Design Rules,按比例缩小设计规则,（Scalable Design rules）： 工艺参数与版图尺寸按比例缩小,用表示设计

15、尺寸： .25u 工艺： =0.12u .18u 工艺： =0.09u .13u 工艺： =0.06u ,38,1）Intra-Layer Design Rules 层内设计规则,单位： ,39,重要,最小宽度 最小间距,Polysilicon 2 2 ,metal1 3 3 ,有源区（扩散区，N+，P+） 3 3 ,Contact or Via Hole 2 2,40,2）Inter-Layer Design Rules 层间设计规则,单位： ,Transistors,重要,2,3,1,3,2,5,41,单位： ,W 3 ,最小尺寸,L 2,Poly伸出有源区 2,扩散层伸出poly 3,P

16、oly与有源区间距 1,扩散层与阱边缘间距 5,42,Contact hole and Via hole (接触孔和通孔),可获得的Contact hole and Via hole metal1/diff 接触孔 metal1/poly 接触孔 metal1/metal2 通孔 metal2/metal3 通孔,通孔尺寸,overlap (复盖) : 1 ,diff接触孔与poly间距： 2 ,minimum spacing(间距): 2 ,Cut(通孔): 2 x 2 ,43,Tub tie（阱接触）,尺寸 cut: 2 x 2 overlap : 1 minimum spacing: 2

17、 阱接触与diff接触孔间距：2 ,P. 81-82,44,CMOS Layout,45,Layout Editor,46,Design Rule Checker,poly_not_fet to all_diff minimum spacing = 0.14 um.,47,NAND layout,+,b,a,out,b,a,out,4、其它单元电路版图简介,48,NOR layout,b,a,out,a,b,out,49,四、估算寄生参数,RL = ? CL = ?,50,1）RL 引线电阻2) CL = 引线电容 +本级输出电容 + 下一级输入电容,复盖,51,1、Wire resistan

18、ce,多晶硅 金属 N+，P+,52,Wire resistance 计算,Resistance of any size square is constant 任何尺寸的方块，电阻相同,Sheet Resistance 方块电阻,53,源/漏Parasitic Resistances,通孔电阻,源/漏扩散层方块电阻,源/漏扩散层方块数 （spice参数，RSH）,54,寄生电阻估算,Poly resistivity Rpoly 4 /口 多晶硅方块电阻,55,Sheet Resistance的典型数值,Metal: 电阻最小 多晶硅、N+、P+： 电阻大 （约50倍）,各类线电阻比较,56,2

19、、Poly/metal wire capacitance,1） Poly/metal线-衬底电容 Two components （两部分）: parallel plate （平板电容） Fringe （边缘电容）.,Metal / ploy,57,（1）parallel plate （平板电容）,单位面积平板电容,平板面积,58,（2）Fringe （边缘电容）,59,2）wire coupling capacitances 线间耦合电容,Can couple to adjacent wires on above/below layers 不同层之间耦合电容,单位面积m1与m2耦合电容,m1与

20、m2复盖面积,Can couple to adjacent wires on same layer 同一层之间耦合电容,60,3、Diffusion capacitance formed by p-n junctions （P-N结扩散电容）,bottomwall Capacitance 底部电容,61,P-N结扩散电容计算公式,CJSW= CJSW0 (1 + Vr/Vbi) msw CJSW0 zero-bias sidewall capacitance (零偏压侧壁电容) （SPICE参数） msw sidewall grading coefficient ( 侧壁电容梯度系数) （SP

21、ICE参数） 若突变结（abrupt junction）, msw = - Vr voltage across the junction (P-N 结反偏电压) Vbi built-in voltage （ P -N 结内建电势） Vbi = (k*T/q) ln(NAND/ni2),1） Sidewall capacitances 侧壁电容,62,CJ= CJ0 (1 + Vr/Vbi) m CJ0 zero-bias bottomwall capacitance (零偏压底部电容) （SPICE） m bottomwall grading coefficient (底部电容梯度系数) （S

22、PICE） 若突变结（abrupt junction）, m = - Vr voltage across the junction (P-N 结反偏电压) Vbi built-in voltage （ P -N 结内建电势） Vbi = (k*T/q) ln(NAND/ni2),2） bottomwall capacitance 底部电容,63,poly N+ P+ M1 M2 Sheet Resistance： 3.2 3.7 2.9 0.09 0.09CAPACITANCE : 99 1762 1862 32 13 aF/um2,.u工艺,各类线电容比较,Metal: 电容最小 多晶硅： 电容也较小 N+、P+： 电容大 （十倍以上）,64,各类线电容、电阻比较,线 电容 电阻 线性能 用途 Metal 最小 最小 好 各类线 多晶硅 较小 大 （约50倍） 中 局部连线 N+、P+ 大 （约十倍） 大 （约50倍） 差 MOS管内部线,（重要）,65,4 transistor parasitics 晶体管寄生参数,Gate to substrate 栅-衬底电容 CGB gate to source/drain overlap capacitances 栅源/漏电复盖电容 CGS CGD Source/drain diffusion capacit