有用电工电子技术实验ying.ppt

1、实验十五 编码器ying,一、实验目的 1、掌握集成编码器的逻辑功能。 2、掌握常用集成编码器使用方法及应用。 二、实验设备及器件 1. 数字实验箱 1台 2. 集成电路： 74LS148 1片 4输入与非门74LS20 1片 3. 电阻： 200 若干,三、实验原理 1编码器 编码器是一种常用的组合逻辑电路，用于实现编码操 作。编码操作就是将具体的事物或状态表示成所需代码的过 程。按照所需编码的不同特点和要求，编码器主要分成二 类：普通编码器和优先编码器。 普通编码器：电路结构简单，一般用于产生二进制编 码。包括： a二进制编码器：如用门电路构成的42线，83线 编码器等。 b二一十进制编码

2、器：将十进制的09编成BCD码， 优先编码器：当有一个以上的输入端同时输入信号时， 普通编码器的输出编码会造成混乱。为解决这一问题，需采 用优先编码器。如8线3线集成二进制优先编码器 74LS148、10线4线集成BCD码优先编码器74LS147等。,四、实验内容 1普通编码器实验：根据图1所示电路,使用4输入与非 门74LS20 组成83线普通编码器，其输入接8位逻辑开 关，输出A、B、C接输出指示灯LED。每个输入信号以低电 平为有效信号。其输入输出的逻辑关系为： Y0 = Y1 = Y2 = 由上式可列出真值表如下表1所示。进行实验验证。,图1与非门组成的编码器实验线路图,2104线集成

3、优先编码器实验： 将104线（十进制BCD码）集成优先编码器74LS147 插入实验系统IC空插座中，按照图2接线。其输入接逻辑开 关，输出D、C、B、A接四个输出指示灯LED。 接通电源，按表3.4要求输入逻辑01电平，观察输出结 果并填入表2中。,图2 10-4线编码器实验接线,表2 十进制 / BCD 码编码器功能表,383线集成优先编码器实验：将83线集成优先编码 器74LS148按上述同样方法进行实验论证。其接线如图3所 示。功能表见表3 。,图3 8-3线编码器实验接线,表3 8 / 3线编码器功能表,五、实验报告要求 1. 整理实验线路图和实验数据、表格。 2. 总结集成电路进行

4、电路扩展的方法。 3. 比较用门电路组成组合逻辑电路和应用专用集成电路 各有什么优、缺点。,实验十六 译码及译码显示电路,一、实验目的 1、熟悉数码管的使用； 2、了解译码显示器电路的构成原理； 3、掌握BCD-七段译码/驱动器的使用方法。 二、实验设备及器件 1、数字逻辑电路实验箱 1个 2、74LS48 1片 3、共阴极七段数码管 1个,三、实验原理 1、七段发光二极管(LED)数码管 LED数码管是目前最常用的数字显示器，图61(a)、(b) 为共阴管和共阳管的电路，(c)为两种不同出线形式的引出脚 功能图。 一个LED数码管可用来显示一位09十进制数和一个小 数点。小型数码管（0.5寸

5、和0.36寸）每段发光二极管的正向 压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略 有差别，通常约为22.5V，每个发光二极管的点亮电流在 510mA。LED数码管要显示BCD码所表示的十进制数字就 需要有一个专门的译码器，该译码器不但要完成译码功能， 还要有相当的驱动能力。,(a) 共阴连接（“1”电平驱动） (b) 共阳连接（“0”电平驱动） (c) 符号及引脚功能 图 61 LED数码管,2、BCD码七段译码驱动器 此类译码器型号有74LS47（共阳），74LS48（共 阴），CC4511（共阴）等，本实验系采用74LS48BCD码锁 存七段译码驱动器。驱动共阴极LED数码管。图6

6、2为 74LS48引脚排列。 图62 74LS48引脚排列,其中： A、B、C、D BCD码输入端 a、b、c、d、e、f、g 译码输出端，输出“1”有效，用来 驱动共阴极LED数码管。 测灯输入端， “0”时，译码输出全为“1”，数码管七 段同时电亮，以检查数码管各段能否正常发光。 灭灯输入端， “0”时，译码输出全为“0”。 作 为输出端使用时，称灭“0”输出端，在A=B=C=D=0时，而且 =0时， 才会输出低电平，表示译码器把不希望显示 的零熄灭了。 熄零输入端。用来熄灭不希望显示的零。如 0013.23000，显然前两个零和后三个零均无效，则可用 使之熄灭。,四、实验内容 1、实验箱

7、上搭出译码显示电路。 依据图6-3所示连接电路。 图63 译码显示电路,2、测试74LS48 的管脚功能，并记录结果。 1）测 的功能 表6-1,2） 测的功能 表6-2,3）测 的功能 表6-3 3、测试显示电路的显示结果。 将LT，BI，RBO都接高电平，改变输入信号的状态，观 察记录数码管的显示情况，填下表6-4：,表6-4 BCD-七段显示译码器真值表,五、实验注意事项 1、注意74LS48控制端的信号； 2、显示器管脚与译码器的对应关系。,实验十七 数据选择器,一、实验目的 1掌握集成数据选择器的逻辑功能、使用方法及应用。 2掌握器数据选择器作为函数发生器的应用方法。 二、实验设备及

8、器件 1、数字逻辑电路实验箱 2、4选1数据选择器器74LS153 1片,三、实验原理 1.74LS153的引脚功能图见附录。 2.数据选择器 数据选择器（multiplexer）又称为多路开关，是一种重 要的组合逻辑部件，它可以实现从多路数据传输中选择任何 一路信号输出，选择的控制由专列的端口编码决定，称为地 址码，数据选择器可以完成很多的逻辑功能，例如函数发生 器、并串转换器、波形产生器等。 用数据选择器实现组合逻辑函数 (1)选择器输出为标准与或式，含地址变量的全部最小 项。例如四选一数据选择器 输出如下： 而任何组合逻辑函数都可以表示成为最小项之和的形 式，故可用数据选择器实现。N个地

9、址变量的数据选择器， 不需要增加门电路最多可实现N+1个变量的逻辑函数。,2）步骤： 写出函数的表准与或式，和数据选择器输出信号表达 式。 对照比较确定选择器各输入变量的表达式。 根据采用的数据选择器和求出的表达式画出连线图。 四、实验内容 1验证74LS153的逻辑功能 将双四选一多路数据选择器74LS153接成的电路如图1所 示,将A1、A0接逻辑开关，数据输入端D0D3接逻辑开关, 输出端Y接发光二极管。观察输出状态并填表1。,图1 表1,2用4选1数据选择器74LS153设计三输入多数表决电路 1)写出设计过程。 2)画出接线图并在74LS153上连接好电路。 3)验证逻辑功能。 3用

10、双4选1数据选择器74LS153实现全加器 1)写出设计过程。 2)画出接线图并在74LS153上连接好电路。 3)验证逻辑功能。 五实验报告要求： 用数据选择器对实验内容进行设计、写出设计全过程、 画出接线图、进行逻辑功能测试；总结实验收获、体会。,实验十八 触发器功能测试,一、实验目的 1、掌握集成D触发器和JK触发器的逻辑功能及触发方 式。 2、掌握集成触发器的使用方法。 二、实验设备及器件 1、数字逻辑电路实验箱 2、74LS74 双D触发器 1片 3、74LS107双JK触发器 1片,三、实验原理 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”， 在一定的外界信号作用下，可以

11、从一个稳定状态翻转到另一 个稳定状态，它是一个具有记忆功能的二进制信息存贮器 件，是构成各种时序电路的最基本逻辑单元。 1、JK触发器 在输入信号为双端的情况下，JK触发器是功能完善、使 用灵活和通用性较强的一种触发器。本实验采用74LS107双 JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑 符号如图91所示。 JK触发器的状态方程为:Qn+1 J n Qn,J和K是数据输入端，是触发器状态更新的依据，若J、K 有两个或两个以上输入端时，组成“与”的关系。Q与 为两个 互补输出端。通常把 Q0、 1的状态定为触发器“0”状 态；而把Q1， 0定为“1”状态。 图91 74LS112双

12、JK触发器引脚排列及逻辑符号,2、D触发器 在输入信号为单端的情况下，D触发器用起来最为方便。 本实验采用上升沿触发的双D 触发器74LS74，引脚功能及 逻辑符号如图92所示。 其状态方程为：Qn+1Dn 其输出状态的更新发生在CP脉冲的上升沿，故又称为上 升沿触发的边沿触发器，触发器的状态只取决于时钟到来前 D端的状态，D触发器的应用很广，可用作数字信号的寄 存，移位寄存，分频和波形发生等。有很多种型号可供各种 用途的需要而选用。,图92 74LS74引脚排列及逻辑符号 四、实验内容 1、74LS74逻辑功能测试 1）直接置位（SD）端复位（RD）端功能测试。 利用逻辑开关改变、的逻辑状态

13、（D,CP状态随意），观 测相应的、状态，从而总结出两个输入控制端的功能。将测 试结果记入表9-1中,表9-1 2）与CP端功能测试 从端输入单个脉冲,按下表改变开关状态。将测试结 果记入表9-2中。,表9-2 2、74LS107逻辑功能测试。 1）直接置位（ ）复位（ ）功能测试。 2）功能测试。 CP端加单脉冲，按表利用开关改变各端状态，状态记入 表9-3。,表9-3 五、实验注意事项 正确判断触发器触发方式。,实验十九 计数器（一）,一、实验目的 1、了解异步计数器的功能及特点。 2、熟练掌握集成异步计数器的逻辑功能及应用。 3、进一步掌握译码显示电路的应用。 二、实验设备及器件 1、7

14、4LS90 2片 2、安装有七段译码和显示（两位以上）的实验台架或实验箱 一架 3、脉冲信号发生器 一台,三、实验原理 1、74LS90是异步二五十进制计数器，它的外引线排列见图1 其功能表见下表1,表1 74LS90功能表,从功能表看出： 1CP是下降沿计数有效。 2R0A=R0B=1，同时R9A、R9B仅有一个为0，计数清 零。 3R9A=R9B=1，同时R0A、R0B仅有一个为0，计数满 （十进制）。 4R0A、R0B其中一个为0，同时R9A、R9B其中一个 也为0，计数。 74LS90是由二进制及五进制构成的十进制异步计数器， 当计数脉冲由 输入，Q0作为输出，构成二进制计数器 （也称

15、二分频电路）；计数脉冲由 输入，Q3、Q2、Q1 作为输出，构成五进制计数器，如果将Q0与 相连，Q3Q0作为输出，则构成8421码的十进制计数。,通过以上说明我们可以将74LS90连接成1位十进制计数 显示电路，如图16-2所示。,四、实验内容 按图2接线，分别连接成二、五 、十进制计数器。构成 十进制计数器时，要根据逢十进一的进位法则，将低位Q3输 出作为高位计数脉冲接成两位十进制计数器，并通过数码显 示验证计数功能（计数从0-99）。 五、思考题 1数字钟表分钟的个位是几进制？十位是几进制？ 2你能设计一个多位十进制加法器计数吗？,实验二十 计数器（二）,一、实验目的 1、了解同步计数器

16、的功能及特点。 2、熟练掌握集成同步计数器的逻辑功能及应用。 3、进一步掌握译码显示电路的应用。 二、实验设备及器件 1、THD-4型数字电路实验箱 2、GOS-620示波器 3、CC40132(74LS74)、CC401923(74LS192)、CC4011(74LS00)、CC4012(74LS20)、74LS161(74LS160),三、实验原理 计数器的种类,1、用D触发器构成异步二进制加/减计数器 图3.8.1是用四只D触发器构成的四位二进制异步加法计 数器，它的连接特点是将每只D触发器接成T触发器，再由 低位触发器的 端和高一位的CP端相连接。,2、中规模集成计数器 74LS161

17、是四位二进制可预置同步计数器，由于它采用4 个主从JK触发器作为记忆单元，故又称为四位二进制同步计 数器，其集成芯片管脚如图2所示 管脚符号说明 Vcc：电源正端，接+5V ：异步置零（复位）端 CP：时钟脉冲 ：预置数控制端 A、B、C、D：数据输入端 QA、QB、QC、QD：输出端 RCO：进位输出端,图2 74LS161管脚图 该计数器由于内部采用了快速进位电路，所以具有较高 的计数速度。各触发器翻转是靠时钟脉冲信号的正跳变上升 沿来完成的。时钟脉冲每正跳变一次，计数器内各触发器就 同时翻转一次，74LS161的功能表如表1所示：,表1 74LS161逻辑功能表,3、计数器的级联使用 所

18、要求的进制已超过16，则可通过几个74LS161进行 级联来实现，在满足计数条件的情况下有如下方法： 1）同步联接法： CP是共同的，只是把第一级的进位输出RCO接到下一级 的ET端即可，平时RCO=0则计数器2不能工作，当第一级计 满时，RCO=1，最后一个CP使计数器1清零，同时计数器2 计一个数，这种接法速度不快，不论多少级相联，CP的脉宽 只要大于每一级计数器延迟时间即可。其框图如图3,2) 异步联接法： 把第一级的进位输出端RCO接到下一级的CP端，平时 RCO=0则计数器2因没有计数脉冲而不能工作，当第一级计 满时，RCO=1，计数器2产生第一个脉冲，开始计第1个 数，这种接法速度

19、慢，若多级相联，其总的计数时间为各个 计数器延迟时间之和。其框图如图4所示 图3 同步联接法框图 图4异步联接法框图,4、实现任意进制计数器 由于74LS161的计数容量为16，即计16个脉冲，发生一 次进位，所以可以用它构成16进制以内的各进制计数器，实 现的方法有两种：置零法（复位法）和置数法（置位法）。 (1) 用复位法获得任意进制计数器 假定已有N进制计数器，而需要得到一个M进制计数器 时，只要MN，用复位法使计数器计数到M时置“0”，即获 得M进制计数器。 (2) 利用预置功能获M进制计数器 置位法与置零法不同，它是通过给计数器重复置入某个 数值的的跳越N-M个状态，从而获得M进制计

20、数器的，如图 所法。置数操作可以在电路的任何一个状态下进行。这种方 法适用于有预置功能的计数器电路。图5为上述二种方法的 原理示意图,例如：利用两片十进制计数器74LS161接成35进制计数器？ 本例可以采用整体置零方式进行。首先将两片74LS161 以同步级联的方式接成1616=256进制的计数器。当计数 器从全0状态开始计数时，计入了35个脉冲时，经门电路译 码产生一个低电平信号立刻将两片74LS161同时置零，于是 便得到了35进制计数器。电路连接图如图6所示 图6 二片74LS161构成35进制计数器电路连接图,5、74LS160与74LS161外引脚及逻辑功能相同。 四、实验内容 利

21、用CC4013或74LS74 D触发器设计四位二进制异步加 法、减法计数器并测试其逻辑功能。 1）画出电路连接图 2）用点脉冲CP，观察计数状态，画出状态转换图，分 别将QA、QB、QC、QD的波形图绘在下图中,2、测试74LS161或74LS160的逻辑功能。 1）分别画出置零法、置数法的电路连接图，用点脉冲 CP，观察计数状态，画出状态转换图 2）在CP端加入连续脉冲信号，用示波器观察输出波 形，并将QA、QB、QC、QD的波形图绘在下图中,3、在熟悉74LS161逻辑功能的基础上，利用74LS161采 用置零法、置数法两种方法设计12进制计数器 4、利用两片74LS161设计72进制计数

22、器 五、思考题 1、计数器对计数脉冲的频率有何要求？如何估算计数脉 冲的最高频率？ 2、74LS161为2-16进制计数器，能否作寄存器？如何应 用？试写出设计过程？ 3、如果采用下降沿有效的边沿D触发器设计四位二进制 加法、减法计数器，电路应该如何连接？如果将D触发器换 成JK触发器，电路又将如何连接？,实验二十一 寄存器,一、实验目的 1掌握4位双向移位寄存器74LS194的逻辑功能及使用方法。 2熟悉移位寄存器的应用构成环形计数器和串行累加器。 二、实验设备及器件 1TH-SZ型数字电路实验箱 2. 两片74LS194（或CC40194） 3.双D触发器74LS74（或CC4013） 4. 全加器74LS183,三、实验原理 移位寄存器是指寄存器中所存的代码能够在移位脉冲的 作用下依次左移或右移。既能左移又能右移的称为双向移位 寄存器。根据移位寄存器存取信息的方式不同分为：串入串 出、串入并出、并入串出、并入并出四种形式。本实验选用 的是4位双向移位寄存器,型号为74LS194（TTL器件）或 CC40194 （CMOS器件），两者功能完全相同，可以互换 使用。74LS194的最高时钟脉冲为36MHZ，其逻辑符号及引 脚排列如图1 所示：其中：D0D1为并行输入端；Q