实验指导书-专用集成电路

1、实验一 EDA软件实验实验性质：验证性 实验级别：必做开课单位：信息与通信工程学院通信工程系 学时：2学时一、实验目的：1、了解Quartus II软件的功能。2、初步掌握Quartus II的VHDL输入方法。3、掌握Quartus II编译、功能仿真和时序仿真。 4、掌握Quartus II管脚分配、综合与实现、数据流下载方法。5、了解所编电路器件资源的消耗情况。二、实验器材：计算机、Quartus II软件三、实验内容：本实验以8位二进制加法器为例，在Quartus II软件平台上完成设计电路的VHDL文本输入，编辑，编译，仿真，关键分配和编程下载等操作。下载芯片选择Altera公司的F

2、LEX10K系列的EPF10K10LC84-3器件。四、实验步骤：1、8位加法器的VHDL源程序的输入在Quartus II环境下，执行“file”的“New Project Wizard”命令，为8位加法器建立设计项目。项目名称为adder8.点击下一步，出现选择芯片对话框，我们选择FLEX10K系列的EPF10K10LC84-3器件作为仿真芯片点击下一步，选择默认选项，点击finish完成设置。在Quartus II环境下，执行“file”的“New”命令,在弹出的编辑文件类型对话框中，选择“VHDL File”,点击ok进入Quartus II文本编辑方式，在文本框中编辑输入8位加法器的

3、VHDL源程序，如下图所示：8位加法器的VHDL源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;-*ENTITY adder8 IS PORT( CIN : IN INTEGER RANGE 0 TO 1; A : IN INTEGER RANGE 0 TO 255; B : IN INTEGER RANGE 0 TO 255; SUM : OUT INTEGER RANGE 0 TO 255; COUNT: OUT INTEG

4、ER RANGE 0 TO 1 );END adder8;-*ARCHITECTURE A_adder8 OF adder8 ISSIGNAL SINT:INTEGER RANGE 0 TO 511;BEGINSINT=A+B+CIN;SUM=SINT WHEN SINT=255 ELSESINT-256;COUNT=0 WHEN SINT=255 ELSE1;END A_adder8;在VHDL源程序中，A和B是两个8位二进制输入信号，CIN是低位进位输入信号，SUM是8位加数之和的输出信号，COUT是向高位进位的输出信号。2、设计文件存盘与编译完成程序编辑后，以adder8.vhd为文件名

5、将8位加法器的VHDL源程序设计文件保存在工程目录中，*.vhd表示VHDL文本文件。在Quartus II环境下，执行“Processing”的“start Compilation”命令，或者在主窗口上直接单击“start Compilation”按钮，对adder8.vhd设计文件进行编译。如果输入无语法错误的话，编译完成后的结果如下图所示：结果中给出了所设计的程序占选用芯片的资源情况，adder8所占用的EPF10K10LC84-3芯片宏单元的2%，占用引脚数为44%，没有用存储单元。3、仿真设计文件程序编译完成后，重新执行“file”的“New”命令,在弹出的编辑文件类型对话框中，选择

6、“other file”中的“Vector Waveform File”,点击“ok”。在弹出的新对话框中单击右键，选择“Insert Node or Bus”命令，在所弹出的对话框中点击“Node Finder”命令点击“list”命令，点击“ok”,给所要仿真的输入信号赋初值，现给A的值为32，B为2，CIN为0。波形文件编辑结束后，以adder8.vwf为文件名将波形文件保存在工作目录中。波形文件存盘后，执行执行“Processing”的“start Simulation”命令,8位加法器电路的仿真波形如图所示：4、引脚分配执行“Assignments”菜单中的“Pin Planner”

7、命令，为芯片进行引脚分配，如下图所示：5、编程下载完成引脚锁定操作后，再次对设计文件进行编译，排查错误并生成编程下载文件，执行Quartus II主窗口“Tools”菜单下的“Programmer”命令，设置编程方式为ByteBlasterMV方式，并将“JTAG”模式更改为“Passive Serial”模式。用并行电缆将开发实验平台与计算机的并口接在一起，执行Quartus II的“Start Programming”命令，将8位加法器设计文件下载到EPF10K10LC84-3目标芯片中，硬件验证8位加法器的功能。五、预习与思考：思考：如何用原理图实现8位加法器设计，两种设计方法各有什么优

8、势。实验二EDA软件和EDA实验箱操作实验实验性质：验证性 实验级别：必做开课单位：信息与通信工程学院通信工程系 学时：2学时一、实验目的：1、掌握Quartus II的原理图文件输入和元件库的调用方法。2、掌握Quartus II软件图标的生成方法和调用方法。 3、掌握Quartus II原理图设计、管脚分配、综合与实现、数据流下载方法。二、实验器材：计算机、Quartus II软件三、实验内容：用实验一所设计的8位二进制加法器的VHDL文件生成一个adder8的元件，在Quartus II软件原理图设计平台上完成adder8元件的调用，用原理图的方法设计一个8位二进制加法器，实现编译，仿真

9、，管脚分配和编程下载等操作。下载芯片选择Altera公司的FLEX10K系列的EPF10K10LC84-3器件。四、实验步骤：1、用实验一所设计的8位二进制加法器的VHDL文件生成一个adder8的元件打开实验一所建的adder8项目文件，执行“file”的“create/update”的“create symbol files for current file”命令，生成adder8元件。关闭当前项目。 执行“file”的“New Project Wizard”命令，新建项目文件，过程与实验一相同。然后执行“file”的“New”命令,在弹出的编辑文件类型对话框中，选择“block diag

10、ram/schematic file”点击ok，我们就生成了一个功能为实验一VHDL语言所设计的电路功能的原理图的元件。2、元件库的调用在Quartus II环境下，执行“edit”的“insert symbol”命令,在弹出的编辑文件类型对话框中，选择“project”下的“adder8”点击ok进入Quartus II原理图编辑方式，在编辑区中加入所选元件，如下图所示：3、用所调用的元件实现8位二进制加法器给所调用的元件加上输入输出，完成程序编辑后，以*.bdf为文件名将8位加法器的原理图设计文件保存在工程目录中。在Quartus II环境下，执行“Processing”的“start C

11、ompilation”命令，或者在主窗口上直接单击“start Compilation”按钮，对*.bdf设计文件进行编译。如果无错误的话，编译完成后的结果如下图所示：程序编译完成后，重复执行实验一中的步骤3、4、5，实现时序仿真，管脚分配和芯片下载，完成设计。五、预习与思考：思考：比较VHDL语言和原理图的设计方法，这两种设计各有哪些优缺点。实验三 组合逻辑电路的VHDL语言实现实验性质：验证性 实验级别：必做开课单位：信息与通信工程学院通信工程系 学时：2学时一、实验目的：1、掌握VHDL语言设计基本单元及其构成2、掌握用VHDL语言设计基本的组合逻辑电路的方法。3、掌握VHDL语言的主要

12、描述语句。二、实验器材：计算机、Quartus II软件三、实验内容：1、用VHDL语言实现带使能端的3-8译码器的设计并实现功能仿真。2、用VHDL语言实现优先编码器的设计并实现功能仿真。3、用VHDL语言实现四选一选择器的设计并实现功能仿真。四、实验步骤：（一）、用VHDL语言实现带使能端的3-8译码器的设计并实现功能仿真。3-8译码器是最常用的一种小规模集成电路，它有3个二进制输入端a、b、c和8个译码输出端y0-y7。对输入a、b、c的值进行译码，就可以确定输出端y0-y7的哪一个输出端变为有效，从而达到译码的目的。其真值表如下所示：选通输入二进制输入端译码输出端g1g2ag2bcba

13、Y0Y1Y2Y3Y4Y5Y6Y7XX0111111111XX00000000X1X00000000XXX00001111XXX00110011XXX010101011110111111111110111111111110111111111110111111111110111111111110111111111110111111111110用if语句和case语句分别实现3-8译码器的VHDL设计，比较两种设计方式有什么不同。仿真验证3-8译码器的功能。（二）、用VHDL语言实现优先编码器的设计并实现功能仿真。优先计编码器常用于中断的优先级控制，以8输入，3位二进制输出的优先级编码器为例，当其中

14、一个输入有效时，就可以输出一个对应得3位二进制 编码。另外，当同时有几个输入有效时，将输出优先级最高的那个输入所对应得二进制编码。其真值表如下所示：输入二进制编码输出Input7Input6Input5Input4Input3Input2Input1Input0Y2Y1Y0xxxxxxx0111xxxxxx01110xxxxx011101xxxx0111100xxx01111011xx011111010x0111111001x1111111000用VHDL语言实现优先编码器的设计并实现功能仿真验证其功能。（三）、用VHDL语言实现四选一选择器的设计并实现功能仿真。选择器常用于信号的切换，四选一

15、选择器可以用于4路信号的切换。其真值表如下所示：选择输入数据输入数据输出baInput0Input1Input2Input3y000xxx0001xxx101x0xx001x1xx110xx0x010xx1x111xxx0011xxx11用VHDL语言实现四选一选择器的设计并实现功能仿真。五、预习与思考：预习：在实验前编好实验程序，做实验时验证。实验四 时序逻辑电路的VHDL语言实验实验性质：验证性 实验级别：必做开课单位：信息与通信工程学院通信工程系 学时：2学时一、实验目的：1、掌握用VHDL语言设计基本的时序逻辑电路及仿真。 2、掌握VHDL顺序语句和并行语句的异同3、掌握触发器同步复位

16、和异步复位的实现方式。4、掌握Quartus II软件时钟的加入方法。5、掌握信号和变量的主要区别。二、实验器材：计算机、Quartus II软件三、实验内容：1、设计带使能的递增计数器2、在步骤1的基础上设计一带使能的同步（异步）复位的递增（递减）计数器3、在步骤1的基础上设计同步（异步）清零的同步（异步）复位的递增（递减）计数器四、实验步骤：1、设计带使能的递增计数器。2、在步骤1的基础上设计一带使能的同步复位的递增计数器并实现时序仿真。3、在步骤1的基础上用信号设计一带使能的同步复位的递增计数器并实现时序仿真。4、用变量设计一带使能的同步复位的可增可减计数器并实现时序仿真，比较信号和变量

17、的不同。5、在步骤1的基础上设计异步清零的异步清零的递增（递减）计数器，和步骤二中同步设计比较，清零信号和时钟信号位置不同时仿真结果有何不同，同时理解VHDL语言顺序语句和并行语句的区别。五、预习与思考：思考：VHDL语言中信号和变量有什么区别？实验五 VHDL层次化设计方法实验实验性质：设计性 实验级别：必做开课单位：信息与通信工程学院通信工程系 学时：2学时一、实验目的：1、掌握用VHDL语言层次化设计的基本方法。 2、掌握GENERATE语句的用法。二、实验器材：计算机、Quartus II软件三、实验内容：设计一8位异步计数器，它的上一位计数器的输出作为下一位计数器的时钟信号，一级一级

18、串行连接构成一个异步计数器。各个D触发器模块采用VHDL语言编写，分别用原理图和VHDL语言元件调用的方法实现8位异步计数器的设计。四、实验步骤：（一）、在原理图中调用VHDL生成的D触发器模块实现8位异步计数器的设计 1、在Quartus II环境中新建vhdl文本编辑文件，设计带清零端的D触发器并编译仿真。 2、将步骤1所设计的D触发器生成一个元件。3、新建原理图文件，调用步骤2所生成的D触发器元件，在原理图中实现8位异步计数器。（二）、用VHDL的COMPONENT语句调用VHDL生成的D触发器模块实现8位异步计数器的设计。 1、在Quartus II环境中新建vhdl文本编辑文件，设计带清零端的D触发器并编译仿真。2、在同一个程序中用COMPONENT语句实现8位异步计数器的设计。五、预习与思考：实验六 综合实验实验性质：设计性 实验级别：必做开课单位：信息与通信工程学院通信工程系 学时：2学时一、实验目的：1、掌握用VHDL语言实现比较大型的电路的方法。 2、继续巩固cpld技术层次化设计方法。二、实验器材：计算机、Quartus II软件三、实验内容