EDA分频器的设计

1、PS实验报告学院：班级：学号：指导老师：名字：一、实验目的：学习数控分频器的设计、分析和测试方法。二、实验原理：不同的分频比、数控分频器是用计数值能够并行预设的加法计数器设计的，数控分频器的功能是在输入侧被赋予不同的输入数据时，如果输入的时钟信号有定时器过位，则在预设数中低输入信号三、实验内容将4096HZ时钟信号分割成1HZ时钟信号。实验电路图：实验源程序：库IEEE；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；实体dvf is端口(clk _ in : in STD _ logic；fout:out std_log

2、ic；结束；dvf is的体系结构信号CNT :智能范围0至2048；signal clk_out:std_logic；begin进程(clk _ in )beginif clk _ in事件和clk _ in=1thenPS=2048 PScnt=0；clk_out=not clk_out；elsecnt=cnt 1；结束PS；结束PS；结束处理；fout=clk_out；结束一次；功能模拟波形图：实验引脚图：在实验箱中的动作： CLOCK5接收到4096HZ的时钟信号时，扬声器每秒响一次。2 .如实验内容1那样，将4096HZ的时钟信号分割成2HZ、8HZ、16HZ的时钟信号。可以创建3、

3、4选一MUX，选择用按钮分频的某个时钟。实验电路图：实验源程序：库IEEE；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；实体dvf is端口(clk : in STD _ logic；s : instd _ logic _ vector (1down to0)clk_out:out std_logic；结束；dvf is的体系结构signal clk1_out:std_logic；信号clk2_ out : STD _ logic；信号clk3_ out : STD _ logic；signal clk4_out:st

4、d_logic；信号CNT 20483360智能范围0至2048；信号CNT 10243360智能范围0至1024；信号CNT 2563360智能范围0至256；信号CNT 1283360智能范围0至128；beginfen 1:进程(clk )beginif clk事件和clk=1thenif cnt2048=2048 thencnt2048=0；clk1_out=not clk1_out；elsecnt2048=cnt2048 1；结束PS；结束PS；结束处理；fen 2:进程(clk )beginif clk事件和clk=1thenif cnt1024=1024 thencnt1024=

5、0；clk2_out=not clk2_out；elsecnt1024=cnt1024 1结束PS；结束PS；结束处理；fen 8:进程(clk )beginif clk事件和clk=1thenif cnt256=256 thencnt256=0；clk3_out=not clk3_out；elsecnt256=cnt256 1；结束PS；结束PS；结束处理；fen 16:进程(clk )beginif clk事件和clk=1thenif cnt128=128 thencnt128=0；clk4_out=not clk4_out；elsecnt128=cnt128 1结束PS；结束PS；结束处理；例如：进程(s )BEGINCASE s ISwhen00=clk_out=clk1_out；when01=clk_out=clk2_out；when10=clk_out=clk3_out；when11=clk_out=clk4_out；WHEN OTHERS=NULL；结束情况；结束处理；结束；功能模拟波形：实验引脚图：实验箱中的动作状况： CLOCK5接受4096HZ的时钟信号，键1、键2的输入分别为00、01、10、11，扬声器的输出声音频率分别为1HZ、2HZ、8HZ、1